Avnet hat ein Xilinx Kintex-7 FPGA DSP Entwicklungskit mit schnellen A/D und D/A Wandlern angekündigt. Das Kit besteht aus einem Xilinx KC705 Evaluierungsboard und einer 4DSP FMC 150 Erweiterungskarte. Auf dieser befinden sich ein Dual-Channel 800 MSPS 16-Bit DAC und ein 250 MSPS Dual-Channel 14-Bit ADC von Texas Instruments. Der Preis liegt bei $3,995 und das Kit kann ab sofort vorbestellt werden. Die Lieferungen sollen Mitte März beginnen (mehr).

Xilinx hat zwei neue Evaluierungskits für die neuen FPGAs der 7er Serie angekündigt. Das VC707, basierend auf einem Virtex-7 FPGA, und das KC705, basierend auf einem Kintex-7 FPGA. Das KC705 kostet $1,695 und kann ab sofort bestellt werden. Das VC707 kostet $3,495 und kann voraussichtlich ab Ende Februar besetellt werden (mehr).

Xilinx hat zudem die Winterausgabe des Xcell Journals mit der Titelgeschichte “Charge to Market with Xilinx 7 Series Targeted Design Platforms” herausgebracht.

Nächste Termine für FPGA-Entwickler:

• 06.02.12 – 07.02.12
  Easy Start DSP, PLC2, München
• 06.02.12 – 10.02.12
  Professional VHDL, PLC2, Freiburg
• 06.02.12 – 08.02.12
  Signal Integrity, PLC2, Berlin
• 06.02.12 – 08.02.12
  DSP Implementation Techniques for Xilinx FPGAs, PLC2, Stuttgart
• 08.02.12 – 10.02.12
  DSP Design using System Generator, PLC2, München
• 09.02.12 – 10.02.12
  FPGA Board-Design, PLC2, Freiburg

Aldec hat eine neue Version seines ALINT-Tools angekündigt. ALINT 2012.01 verfügt über neue Funktionen um die strengen Guidelines bei der Entwicklung von sicherheitskritischen Systemen besser zu dokumentieren. Unterstützt werden die Standards DO-254 (Avionics), IEC 61508/61513 (Nuclear) und ISO 26262 (Automotive) (mehr).

Lattice erweitert seine LatticeECP3-Familie um Low-Power, High-Speed und Mini-Package Varianten. Die Low-Power FPGAs sollen gegenüber Standard-Bausteinen durchschnittlich 30% weniger Leistung aufnehmen; die High-Speed FPGAs sollen 10% schneller sein. Das Mini-FPGA mit SERDES is 66% kleiner als der entsprechende LatticeECP3 Standard-Baustein mit der gleichen Logikkapazität (mehr).

Nächste Termine für FPGA-Entwickler:

• 30.01.12 – 31.01.12
  XILINX Partial Reconfiguration, PLC2, Stuttgart
• 31.01.12
  Essential PlanAhead, PLC2, Frankfurt
• 01.02.12 – 03.02.12
  Compact Verilog, PLC2, Stuttgart
• 01.02.12 – 03.02.12
  Advanced Embedded Systems Design, PLC2, Stuttgart
• 02.02.12 – 03.02.12
  Easy Start FPGA, PLC2, Freiburg
• 02.02.12 – 03.02.12
  Compact FPGA Schaltungstechnik, PLC2, Frankfurt

Xilinx hat die Version 13.4 seiner ISE Design Suite angekündigt. Neben einer erweiterten Unterstützung für die FPGAs der 7er Serie (Artix-7 und Virtex-7 XT) gibt es in der ISE 13.4 folgende neue Features:

Termine für FPGA-Entwickler in der kommenden Woche:

• 16.01.12 – 20.01.12
  Professional FPGA Schaltungstechnik, PLC2, Freiburg
• 16.01.12 – 18.01.12
  Embedded Systems Software Design (Xilinx), PLC2, Frankfurt
• 16.01.12
  VHDL for FPGA Design, Doulos, München
• 16.01.12
  Comprehensive VHDL, Doulos, München
• 19.01.12 – 20.01.12
  FPGA Power Optimization (Xilinx), PLC2, Frankfurt

Xilinx hat eine neue Entwicklungsplattform für Videodesigns, sowie Referenzdesigns zur Ansteuerung von 3D- und 4K2K-Displays angekündigt. Das ACDC (Acquisition, Contribution, Distribution and Consumption) 1.0 Board basiert auf einem Kintex-7 FPGA und ist mit  FMC-Schnittstellenkarten wie LVDS, V-by-One HS, DisplayPort oder HDMI erweiterbar. Das ACDC-Board und die Referenzdesigns sollen im Q2/2012 verfügbar sein (mehr).

Lattice und Aptina haben ein neues Low-Cost Dual Image Sensor Design angekündigt. Das Design basiert auf einem MachXO2 PLD und zwei Aptina MT9M024/MT9M034, 720P Bildsensoren. Beide Bilddatenströme werden auf einen einzelnen Bus geleitet und anschließend von einem Image Signal Processor (ISP) verarbeitet (mehr).

Termine für FPGA-Entwickler in der kommenden Woche:

• 09.01.12 – 10.01.12
  Advanced Synthesis with XST, PLC2, Freiburg
• 11.01.12 – 13.01.12
  Compact VHDL, PLC2, Freiburg
• 11.01.12 – 13.01.12
  Designing for Performance (Xilinx), PLC2, Freiburg
• 12.01.12
  Designing with Ethernet MAC Controllers (Xilinx), PLC2, München

Avnet hat eine neue Entwicklungsplattform für Motorsteuerungen, das Spartan-6 FPGA Motor Control Development Kit angekündigt (mehr).

Lattice hat die Version 1.4 der Lattice Diamond FPGA-Entwicklungsumgebung angekündigt. Die neue Version bringt einige Usability-Verbesserungen, eine erweiterte Unterstützung für die MachXO2 PLD-Familie, und erste Unterstützung für die neue LatticeECP4 FPGA-Familie (mehr).

Lattice hat ebenfalls angekündigt, den Spezialisten für mobile Low-Power FPGAs SiliconBlue für US $62 Mio. zu übernehmen (mehr).

Xilinx hat erste Muster seiner ZYNQ-7000 Extensible Processing Platform (EPP) FPGA-Familie mit integriertem ARM-Prozessorsystem an Early-Access Kunden verschickt. ZYNQ-7000 Engineering Samples für allgemeine Entwicklungen sind weiterhin für das erste Halbjahr 2012 geplant. Production-Bausteine sollen in der zweiten Jahreshälfte 2012 kommen (mehr).

Termine für FPGA-Entwickler in der kommenden Woche:

• 10.12.11 – 14.12.11
  Expert FPGA Schaltungstechnik, PLC2, Freiburg
• 12.12.11 – 16.12.11
  Expert VHDL, PLC2, Freiburg
• 12.12.11 – 16.12.11
  Expert FPGA, PLC2, Freiburg
• 12.12.11 – 16.12.11
  Expert DSP Design using System Generator, PLC2, Freiburg
• 12.12.11 – 14.12.11
  Quartus II Advanced Workshop, El Camino, Mainburg
• 12.12.11
  Expert VHDL, Doulos, München
• 12.12.11 – 13.12.11
  Signal Integrity for Hardware Designers, Trias, Berlin
• 13.12.11 – 15.12.11
  High Level C/C++ Synthesis for FPGA/ASIC Design, Trias, Frankfurt
• 14.12.11
  Expert VHDL Verification, Doulos, München

Altera hat mit der Auslieferung von ersten Engineering Samples seiner 28-nm Arria V FPGAs begonnen. Die Arria V Bausteine, die in 28-nm Technologie gefertigt werden, sind im Low-Power/Mid-Range Segment angesiedelt und verfügen unter anderem über 10.3125 Gbps Transceiver (mehr).

Lattice hat die LatticeECP4 FPGA-Familie angekündigt. Die neuen Bausteine sind im Low-Cost, Low-Power, Mid-Range Segment angesiedelt und verfügen über bis zu 16 6 Gbps Serializer/Deserializer (SERDES). Mit den Hard-IP basierenden Communication Engines lassen sich Schnittstellen wie PCI Express 2.1, 10 Gbit Ethernet MAC, 3-Mode Ethernet MAC oder Serial Rapid IO 2.1 realisieren. Erste Muster sollen in H1/2012 verfügbar sein, Serienbausteine sind für H2/2012 geplant (mehr).

Termine für FPGA-Entwickler in der kommenden Woche:

• 05.12.11 – 06.12.11
  Easy Start DSP , PLC2, München
• 05.12.11 – 09.12.11
  Professional VHDL, PLC2, Freiburg
• 05.12.11 – 06.12.11
  High Speed Memory Interfacing, PLC2, Stuttgart
• 05.12.11
  SystemVerilog for FPGA/ASIC Design, Doulos, München
• 05.12.11
  UVM Adopter Class, Doulos, München
• 05.12.11
  OVM Adopter Class, Doulos, München
• 06.12.11
  Comprehensive Verilog, Doulos, München
• 07.12.11 – 09.12.11
  Signal Integrity, PLC2, München
• 07.12.11 – 09.12.11
  Embedded Systems Design, PLC2, Frankfurt
• 07.12.11 – 08.12.11
  High Level C/C++ Synthesis for FPGA/ASIC Design, Trias, München

Lattice hat eine neue SERCOS III Lösung auf Basis eines LatticeECP3 FPGAs vorgestellt. Das SERCOS III Evaluierungskit besteht aus zwei Boards und einem optionalen Expansionsmodul. Es ist insbesondere für Testimplementierungen und Performance-Messungen von SERCOS III Slave Devices auf Basis des SERCON100S Slave IP Cores in Kombination mit dem LatticeMico32 Soft-Prozessor ausgelegt (mehr).

Termine für FPGA-Entwickler in der kommenden Woche:

• 28.11.11 – 30.11.11
  Advanced VHDL Verification, PLC2, Frankfurt
• 28.11.11 – 30.11.11
  Embedded Systems Software Design, PLC2, Berlin
• 28.11.11
  PlanAhead (kostenfrei), Silica/PLC2, Ilmenau
• 28.11.11
  Comprehensive SystemVerilog, Doulos, München
• 28.11.11
  SystemVerilog for Designers, Doulos, München
• 29.11.11 – 30.11.11
  Timing Constraints, PLC2, Frankfurt
• 29.11.11 – 01.12.11
  Transceiver Design Workshop, El Camino, Mainburg
• 01.12.11 – 02.12.11
  Easy Start FPGA, PLC2, Frankfurt
• 01.12.11 – 02.12.11
  Einführung in Assertion Based Verification, PLC2, Frankfurt
• 01.12.11 – 02.12.11
  XILINX Partial Reconfiguration, PLC2, Berlin

Altera kündigte ein Entwicklungsprogramm mit Fokus auf dem Open Computing Language (OpenCL)-Standard für FPGAs und SoC-FPGAs an. Der OpenCL-Standard ist ein C-basierender offener Standard für parallele Programmierung. Das OpenCL-Programm von Altera kombiniert die hohe parallele Verarbeitungsleistung von FPGAs mit dem OpenCL-Standard für leistungsfähige System-Beschleunigungen (mehr).

Xilinx hat drei neue IP Cores angekündigt: Serial RapidIO Gen 2 v1.2 Endpoint, JESD204 v1.1 und CPRI v4.1. Diese Cores sind ab der ISE Version 13.3 verfügbar (mehr).

Termine für FPGA-Entwickler in der kommenden Woche:

• 21.11.11 – 22.11.11
  Integrierter Logic Analyzer für XILINX FPGAs, PLC2, Stuttgart
• 21.11.11 – 25.11.11
  Professional DSP, PLC2, Freiburg
• 21.11.11 – 25.11.11
  Professional PCI Express, PLC2, Freiburg
• 22.11.11
  Comprehensive Verilog, Doulos, München
• 22.11.11
  Fast-track Verilog for VHDL Users, Doulos, München
• 23.11.11 – 24.11.11
  Assertion-Based Verification for FPGA Design, Trias, Berlin
• 23.11.11 – 24.11.11
  Assertion-Based Verification for FPGA Design, Trias, Berlin
• 24.11.11 – 25.11.11
  Embedded Linux on MicroBlaze Processor, PLC2, Frankfurt