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¡Felices fiestas desde LowLevelHardware! – LowLevelHardware

2011-12-25T17:39:00.000+01:00

¡Felices fiestas a todos desde LowLevelHardware!

Como es obligada tradición estos días estoy con la familia celebrando las fiestas pero desde el día 27 empiezo a sustituir 12 de mis Sistemas de Altas Prestaciones basados en CPUs Sandy Bridge Core i7 2600K @ 4.4 GHz por antiguos, venerables y probados Nehalem Core i7 930 y 950 @ 4 GHz.

¿Extraño? Simplemente los Sandy Bridge son un 30% más lentos que los Nehalem en los cálculos matemáticos intensivos que emplea uno de mis mejores clientes… he descubierto un “defecto” en la excelentísima nueva arquitectura de Intel.

Tras semanas de testing he descubierto la causa, recordáis la caché de micro operaciones de 1500 uOps nueva en SB, pues en estos algoritmos crea un GRAVE problema prestacional.

Lo denomino “micro code cache inter thread thrashing”. Un thread expulsa de la uOp cache los datos del otro thread constantemente y hace que la velocidad de cálculo sostenida del procesador baje alarmantemente.

Un Core i7 Nehalem @ 4 GHz realiza 1000 iteraciones del cálculo con ocho threads simultáneos en 3100 s, un SB @ 4.4 GHz tarda unos absurdos 4050 s.

Es un resultado absolutamente repetible con una variación de máquina a máquina máxima de 50 s y lo he probado con 12 CPUs distintas SB y 24 Nehalem y con placas base SB P67 y Z68. Única opción: volver a los antiguos i7…

El venerable y efectivo Nehalem de 45 nm.

Disfrutemos de estos días antes de ponernos manos a la obra… lo dicho, ¡Felices Fiestas!

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AMD Bulldozer. Frecuencias finales. Actualizado – LowLevelHardware

2011-09-01T18:34:00.000+02:00

Actualización 07 Septiembre 2011: Últimas noticias referentes al lanzamiento de Bulldozer y algunos datos técnicos extra al final del artículo.

Uno de los primeros MCM Interlagos compuesto de 2 dies Bulldozer de 8 INT cores.

En la web de Gigabyte hemos encontrado las especificaciones finales de los procesadores basado en núcleos Bulldozer que próximamente saldrán a la venta.

AMD Bulldozer. Por fin datos reales sobre los steppings comerciales.

Concretamente, la página en cuestión es la siguiente, correspondiente al soporte de CPUs de la placa base de socket AM3+ GA 990 FXA UD7.

En ella obtenemos alguna información extra sobre las nuevas CPUs de 32 nm de la serie FX.

Entre otros datos encontramos un TDP máximo de 125 W y la denominación B2 para el primer stepping comercial.

Bus Hyper Transport de 5.2 GHz

Todos los modelos ajustan su reloj HT3 a GT/s. Sinceramente no veo razón para ello dado el excesivo ancho de banda ya disponible a las frecuencias de Thuban (Phenom II X6), GHz.

Obviamente la razón de esta alta frecuencia de 5.2 GT/s es comercial, marketing puro.

Este bus, en los procesadores de sobremesa, se utiliza para comunicar con el chipset y con los componentes periféricos. No es necesario un ancho de banda tan alto.

La especificación HT3 hace mención de frecuencias máximas hasta los 6.4 GHz (igual que el QPI de Intel), AMD ha sido prudente y ha dejado un margen para mejoras futuras.

Frecuencias base de AMD Bulldozer

La versión de 8 cores y 4 módulos (serie FX-8000) llegará hasta los 3.6 GHz nominales, desde ahí desplegará los modos Turbo.

Como comenté en el artículo anterior, AMD ha dotado a Bulldozer de un Turbo de dos fases:

Fase 1, All Core Boost: Todos los módulos (conjuntos de dos cores con su SIMD FPU Unit y los 2 MB de L2) aumentan su frecuencia por encima de la nominal si el TDP y la temperatura lo permite.

Se da en cargas de trabajo que implique a TODOS los cores, sea con carga parcial elevada o máxima 100%.

Fase 2, Max Turbo Boost: Si dos de los módulos (cuatro INT cores, dos SIMD FPUs y dos L2 de 2 MB) se hallan en estado Sleep C6 (power gated) el resto (los otros dos módulos) pueden incrementar su frecuencia hasta en 1 GHz sobre la nominal.

Esta implementación conlleva algunas consideraciones prestacionales extrañas y fastidiosas que detallaré cuando tenga hardware funcional comercial en las manos.

Se rumorean modos Turbo de hasta 1 GHz extra, es decir, hasta 4.6 GHz en carga 100% de 2 módulos, con los otros dos módulos en estado gated CC6.

En este caso tendríamos la siguiente capacidad de proceso:

4 INT cores a 4.6 GHz en carga de enteros (compresión de datos por ejemplo).
2 FPUs AVX de 256 bit en cargas de coma flotante AVX a 4.6 GHz.
2 FPUs dobles de 128 bit en cargas de coma flotante SSE o AVX de 128 bit a 4.6 GHz.

Más información en breve.

Actualización 07 Septiembre 2011:

En primer lugar: Frecuencia máxima en modo Turbo Core: el modelo tope de gama FX-8150 (se enpecual con un FX-8170 para Q1 2012) será de 4.2 GHz con carga parcial de cores, probablemente con un máximo de 4 cores al 100%. Lo que no está nada mal manteniendo un TDP de 125W.

En segundo lugar: Nuevo evento de AMD en San Francisco para el día 13 de Septiembre:

Hanging out in San Francisco the week of September 12th? Not finding anything interesting?
AMD to the rescue. We'll be making an historic announcement, and want you to be a part of it.

AMD invites you to join us for an entertaining evening on the beautiful Yerba Buena Terrace at the St. Regis San Francisco. Spend the evening exploring the latest AMD technology, mingling with AMD executives and technology partners, all while enjoying cocktails and hors d'oeuvres. Be sure to arrive before 7:00pm to hear our big news first hand.

	When:	Tuesday, September 13, 2011
	Where:	St. Regis Hotel, Yerba Buena Terrace, San Francisco
	Time:	6pm - 9 pm PDT
	RVSP:	by September 9, 2011 at fusionzone.eventbrite.com (password: AMD)

Contact Information:
Heather J Lennon
Sr. Manager Public Relations, AMD
Heather.Lennon@amd.com

13 de Septiembre ¿Será el día de lanzamiento de Bulldozer?

Por último: Hoy AMD ha confirmado el comienzo de la venta de CPUs Interlagos de 16 cores para servidores a los integradores de sistemas. El primer chip con micro arquitectura Bulldozer.

"This is a monumental moment for the industry as this first 'Bulldozer' core represents the beginning of unprecedented performance scaling for x86 CPUs," said Rick Bergman, senior vice president and general manager, AMD Products Group. "The flexible new 'Bulldozer' architecture will give Web and datacenter customers the scalability they need to handle emerging cloud and virtualization workloads."

Para más información acerca de Bulldozer:

En múltiples artículos he analizado en detalle el diseño interno de BD 32 nm. Cito los más destacables:

AMD Bulldozer- HotChips23 – LowLevelHardware

AMD Bulldozer. Perspectivas – LowLevelHardware

La L3 cache multibanco en AMD Bulldozer. Actualizado – LowLevelHardware
AMD AGLUs, Bulldozer INT cores. Actualizado – LowLevelHardware

AMD Bulldozer. Primeros benchmarks. Actualizado – LowLevelHardware
AMD Bulldozer – ProfessionalSAT
La micro arquitectura de AMD Bulldozer. Actualizado – LowLevelHardware
Novedades y expectativas 2010. Actualizado – LowLevelHardware
AMD Bulldozer. Prestaciones estimadas – LowLevelHardware
Micro arquitectura AMD Bulldozer 2011. Actualizado – LowLevelHardware
Previo AMD Bulldozer. Actualizado – LowLevelHardware

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AMD Bulldozer: HotChips23 – LowLevelHardware

2011-08-22T19:43:00.000+02:00

Estos días se está celebrando el HotChips 23, una de las convenciones anuales donde se discuten los nuevos diseños de procesadores de sobremesa, servidores, memorias, procesadores de bajo consumo para dispositivos móviles… todo lo relacionado con el mundo del silicio en 2011.

Y claro está, también ha habido alguna nueva información sobre Bulldozer y mucha viejas ideas “refritas” sobre este nuevo core. Lamentablemente, ninguna estimación prestacional, puro silicon para entendidos en la materia.

AMD ha entrado en detalle en algunos aspectos del diseño del chip Zambezi (4 módulos y 8 INT cores) fabricado por Global Foundries en 32 nm SOI HKMG.

Nuevas fotografías del die de Bulldozer

En este slide de la presentación en HotChips vemos una nueva toma del die de Bulldozer.

Aparece con mayor altura que en anteriores vistas, si comparáis con anteriores artículos míos veréis claramente la diferencia. No hay modo de saber cual es la correcta, si esta o las antiguas (más alargadas), hasta que haya samples comerciales.

Ampliación del die:

Lo que me llama poderosamente la atención es la grandísima cantidad de espacio desaprovechado: No utilizado ni por cores (lógica) ni cachés ni por las controladoras de memoria y buses Hyper Transport 3.

En varios de mis numerosos artículos sobre Intel Sandy Bridge, mencioné el enrutado de todo el cableado del Ring Bus bajo la caché L3. Todo este esfuerzo de ingeniería se realizó para ahorrar espacio de die y reducir el tamaño de Sandy Bridge. Cito textualmente (Extraído de Microarquitectura Intel Sandy Bridge. Parte 1. Actualizado – LowLevelHardware. Martes 14 de septiembre de 2010):

“ Lo más llamativo del bus en anillo de Sandy Bridge (y Nehalem EX) es su implementación respetuosa con el consumo y el área de die, me explico:
Todos recordamos el famoso procesador Radeon HD 2900 de ATI con un ring bus de 512 bits, que debido a su desmesurada disipación térmica y consumo no pudo competir con sus análogos de nVidia hasta que ATI lo eliminó sustituyéndolo por una arquitectura convencional en su serie Radeon HD 3800.
En Sandy Bridge Intel ha utilizado power gating y clock gating extensivamente, además de aplicar un voltaje bajísimo al ring bus para conseguir una disipación térmica muy baja.
Por otro lado, es un dato muy importante, según los ingenieros de Intel, no ha representado un incremento de área ya que la infinidad de conductores necesarios para el Ring Bus se enrutan por otras capas del diseño bajo la caché L3. “

AMD simplemente no dispone de los extensos recursos económicos y humanos de Intel y no puede permitirse el lujo de este tipo de optimizaciones, bastante tiene con llevar a cabo el diseño de un semiconductor de tal complejidad como Bulldozer.

El espacio “muerto” lo he coloreado en GRIS, son muchos, muchos mm2:

Superficie del die de AMD Bulldozer

Por fin conocemos el verdadero tamaño de Bulldozer y debo decir que estoy algo decepcionado: nada menos que 315 mm2… muy caro de producir.

Estoy convencido de que AMD sin duda optimizará este diseño en sucesivas iteraciones (con el paso a 22 nm en un par de años) e incluso antes con el lanzamiento de la versión de 5 módulos y 20 cores producida también en 32 nm.

Infraestructura de AMD Zambezi. AM3+

Como vemos la versión de sobremesa de Bulldozer solo activa uno de los 4 enlaces HT3 para comunicación con el chipset (los demás permanecen deshabilitados, en su versión Opteron se utilizan como conexión directa con hasta tres chips más).

La latencia L3 se me antoja como he comentado en numerosas ocasiones muy alta, creo firmemente que rondará los 50+ ciclos.

Ni rastro de las extrañas AGLU, ahora las llaman AGen, es decir una normal y corriente AGU. Además solamente hay dos pipes de enteros (INT pipes) una con circuitería MUL y la otra según AMD con un divisor por hardware (DIV). Viendo las latencias de división entera de Bulldozer me da la impresión de que tal divisor no existe y la división se ejecuta por micro código o tiene un diseño extremadamente simplificado y poco efectivo.

AMD Turbo Core en Bulldozer

En Bulldozer, AMD presenta un Turbo Core de dos niveles.

All Core Boost: Todos los módulos (conjuntos de dos cores con su SIMD FPU Unit y los 2 MB de L2) aumentan su frecuencia por encima de la nominal si el TDP y la temperatura lo permite.

Se da en cargas de trabajo que implique a TODOS los cores, sea con carga parcial elevada o máxima 100%.

Max Turbo Boost: Si dos de los módulos (cuatro INT cores, dos SIMD FPUs y dos L2 de 2 MB) se hallan en estado Sleep C6 (power gated) el resto (los otros dos módulos) pueden incrementar su frecuencia hasta en 1 GHz sobre la nominal.

Esto conlleva algunas consideraciones prestacionales extrañas y fastidiosas que detallaré cuando tenga hardware funcional comercial en las manos. A ver si en un mes y algo…

En múltiples artículos he analizado en detalle el diseño interno de BD 32 nm. Cito los más destacables:

AMD Bulldozer. Perspectivas – LowLevelHardware

La L3 cache multibanco en AMD Bulldozer. Actualizado – LowLevelHardware
AMD AGLUs, Bulldozer INT cores. Actualizado – LowLevelHardware

AMD Bulldozer. Primeros benchmarks. Actualizado – LowLevelHardware
AMD Bulldozer – ProfessionalSAT
La micro arquitectura de AMD Bulldozer. Actualizado – LowLevelHardware
Novedades y expectativas 2010. Actualizado – LowLevelHardware
AMD Bulldozer. Prestaciones estimadas – LowLevelHardware
Micro arquitectura AMD Bulldozer 2011. Actualizado – LowLevelHardware
Previo AMD Bulldozer. Actualizado – LowLevelHardware

Conclusiones

Poco se puede concluir hasta que no haya datos objetivos de steppings finales. Los actuales samples de Bulldozer son realmente lentos debido a numerosos bugs en los primeros steppings A y B1 que han hecho necesario deshabilitar características clave de las controladoras de memoria, cachés, TLBs, etc.

Queda ver como será Bulldozer con todos sus subsistemas a punto y cuales son las frecuencias finales comerciales. Sin duda estas no serán indicativas del verdadero potencial final en frecuencia de Bulldozer en 32 nm; AMD mejora sus procesos paso a paso a lo largo del tiempo en que este está en el mercado.

La historia fue realmente brillante en 90 nm cuando culminó en unos excelentes 3.2 GHz con el Athlon 64 X2 6400+ partiendo de los iniciales 1.8 GHz.

En el proceso de 65 nm SOI la historia fue diferente y empezó realmente mal. Los primeros Athlon 64 X2 eran claramente más lentos por ciclo (IPC) que los anteriores de 90 nm y les era imposible llegar a los 3 GHz. Con el tiempo llegaron a 3.1 GHz, un mal resultado e inferior al anterior de 90 nm SOI.

En aquel tiempo AMD lanzó Barcelona (Phenom) quad core también en 65 nm con unas frecuencias decepcionantes de 2.3 GHz en pico y una ridículamente pequeña caché L3 de 2 MB y elevada latencia. Con los meses llegó a 2.6 GHz y por fin llegaron los 45 nm.

Los 45 nm para AMD han sido un éxito rotundo, los Phenom II Shanghai subieron rápidamente de frecuencia y el incremento a 6M de la caché L3 le permitió ganar prestaciones por ciclo (IPC) respecto a Barcelona. A esto se añadió la excelente versión de 6 cores con Turbo Core, el Phenom II X6, también con 6 MB de L3.

Gracias al exitoso proceso de 45 nm AMD ha podido sobrevivir con un anticuado diseño de CPU que data de 2003, (remozado en 2007 con Barcelona, aunque igual en la parte de enteros) y esto lo escribo en Agosto de 2011…

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AMD Bulldozer. Perspectivas – LowLevelHardware

2011-07-29T18:32:00.000+02:00

Mucho se está hablando en los círculos informáticos acerca de la nueva micro arquitectura Bulldozer de AMD. Un diseño pensado para cargas de trabajo multithread y con pipelines de ejecución con mayor número de etapas para un alto potencial en frecuencia.

AMD Orochi 32 nm 8 MB L2 y 8 MB L3.

En este artículo expondré algunas de mis opiniones sobre la micro arquitectura que va a marcar el futuro inmediato AMD de aquí a 2014.

AMD Bulldozer y el proceso de 32 nm HKMG SOI

En múltiples artículos he analizado en detalle el diseño interno de BD 32 nm. Cito los más destacables:

La L3 cache multibanco en AMD Bulldozer. Actualizado – LowLevelHardware

AMD AGLUs, Bulldozer INT cores. Actualizado – LowLevelHardware

AMD Bulldozer. Primeros benchmarks. Actualizado – LowLevelHardware

AMD Bulldozer – ProfessionalSAT

La micro arquitectura de AMD Bulldozer. Actualizado – LowLevelHardware

Novedades y expectativas 2010. Actualizado – LowLevelHardware

AMD Bulldozer. Prestaciones estimadas – LowLevelHardware

Micro arquitectura AMD Bulldozer 2011. Actualizado – LowLevelHardware

Previo AMD Bulldozer. Actualizado – LowLevelHardware

Bulldozer está fabricado por Global Foundries en el nodo de proceso de 32 nm HKMG (High K Metal Gate) SOI (Silicon On Insulator) lo que le dará unas buenas perspectivas de mejora de frecuencia y reducción de consumo con el paso del tiempo.

AMD a lo largo de su historia se ha caracterizado por ofrecer una continua mejora de su proceso de fabricación de semiconductores a los largo de la vida de cada nodo (para AMD unos 2 o 3 años).

Podemos decir que AMD saca al mercado los primeros chips en un nodo concreto (45 nm, 32 nm,…) cuando tiene unos yields (rendimientos de fabricación) mínimos (debido a la brutal presión competitiva de Intel) pero suficientes aún a costa de unas frecuencias de funcionamiento iniciales reducidas.

Con el paso de los meses AMD va mejorando paso a paso el proceso y se va reduciendo la disipación térmica, el voltaje y aumenta la frecuencia máxima de sus diseños.

No es descabellado pensar en un 50% de mejora vs 45 nm para los 32 nm en AMD.

AMD Orochi Bulldozer. 4 módulos, 8 INT cores, 4 dual 128 FMACs y 2 MB L2

AMD Orochi va a rondar los casi 300 mm2 y está constituido por:

4 módulos completos.

4 bancos L3 de 2 MB y 16 vías (para un total de 8 MB L3 con 64 vías)

4 buses HT 3.0

2 controladoras DDR3 1866 MHz.

Un North Bridge.

El módulo en AMD Bulldozer

Un módulo está integrado por:

2 INT cores con 2 ALUs y 2 AGUs, cada uno con su L1d de 16KB y 4 vías.

El Instruction Fetching desde la L1i compartida de 64KB y 2 vías.

La lógica de decoding de 4 vías con la Microcode ROM.

El circuitería de Branch Prediction.

La FPU doble de 128 bit FMAC (Fused Multiply Accumulate).

La unidad de control de caché que comprende las dos WCC (Write Combining Caches de 4 KB, una por INT core) que da acceso a la masiva cache L2 de 2 MB y 16 vías.

¿Qué podemos esperar de AMD Bulldozer?

Bulldozer al igual que Llano (la APU de 32 nm) se fabrican en el nuevo proceso y por ello sufrirán inicialmente de unas frecuencia máximas no muy elevadas.

Llano se ha estrenado a frecuencias máximas de 2.9 GHz, ahora está previsto que llegue al mercado una versión desbloqueada a 3.1 GHz con overclocks “sencillos” a 3.6 GHz.

Los cores de un Phenom II (al menos en los últimos steppings de 45 nm) llegan con relativa facilidad a los 4 GHz. A Llano esta frecuencia le queda lejos y eso que está fabricado en el siguiente nodo que debería proporcionar una mejora teórica de un 20% en frecuencia.

Disipación térmica: AMD 45 nm vs 32 nm.

Recordemos que cuando AMD empezó a fabricar CPUs de 65 nm también padeció problemas claros de escalado de frecuencia, en concreto los primeros AMD K8 Brisbane funcionaban a 2.6 GHz cuando los “antiguos” K8 90 nm funcionaban sin problema a 3 GHz.

O pensemos en AMD Phenom Barcelona, fabricado en 65 nm en 2007 y que salió al mercado a unos meros 2.3 GHz cuando los K8 de la época (todavía de 90 nm) funcionaban a 3.2 GHz (Athlon 64 X2 6400+).

Conclusiones

Con esta coyuntura en mente podemos pensar lo siguiente según los diversos rumores y leaks que circulan:

Bulldozer, inicialmente en su configuración completa (Orochi) para socket AM3+ es deseable que ronde los 3.5 GHz nominales con carga 100% en los 8 cores y que gracias al Turbo logre frecuencias con carga de cores parcial (mitad de cores al 100%) rondando los 4 GHz.

AMD postula precios de unos 300 dólares para el top bin de Orochi, eso le sitúa en la banda de precios del Intel Core i7 2600K Sandy bridge: En mi opinión sería un éxito rotundo de AMD el posicionarse competitivamente en este nivel de precios.

A mí personalmente me cuesta creerlo pero sería una excelente noticia para la sana competencia en el sector.

En cualquier caso estamos a la vuelta de la esquina del lanzamiento previsto para Bulldozer, será en Septiembre si no hay cambio de planes. Para AMD sería una excelente noticia, y de paso dispararía su cotización bursátil, bastante deprimida tras los momentos gloriosos de los K7 y K8.

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La L3 cache multibanco en AMD Bulldozer. Actualizado – LowLevelHardware

2011-04-28T18:53:00.000+02:00

Poco a poco se acerca la comercialización de los procesadores basados en la nueva micro arquitectura de AMD prevista para el 7 de junio. Actualización: finalmente llegará al mercado en Septiembre según los últimos roadmaps.

Conforme pasan los días se va filtrando nueva información sobre su estructura interna y también algunos datos acerca de su rendimiento, o por lo menos del rendimiento de algunos Engineering Samples.

Bajo el módulo con su L2 de 2 MB se observa el banco de L3 de 2 MB y 16 vías.

En este artículo hablaré sobre la estructura de la caché L3 en Bulldozer y sobre su funcionamiento.

La caché L3 multibanco: 4 x 2 MB

AMD ha diseñado una caché L3 particionada en 4 sub arrays de 2 MB y 16 vías cada uno. la capacidad total en el chip de 4 módulos y 8 INT cores es de 8 MB y 64 vías de asociatividad.

El diseño es exclusivo, la L3 no incluye los datos presentes en la L2 de 2 MB de cada módulo y en cambio es una Victim Cache, donde se alojan las páginas desalojadas desde L2.

La frecuencia estimada para la L3 es de 2.4 GHz.

Con una frecuencia estimada en 2.4 GHz los anchos de banda son los siguientes:

307.2 GB/s en lectura gracias a sus dos accesos por ciclo de 128 bit y por módulo.
2 400 000 ciclos/s x 4 módulos x (2 accesos/ciclo x 128 bit) = 2 457 600 000 bit / 8bits/1 byte = 307 200 000 bytes/s = 307.2 GB/s
153.6 GB/s en escritura gracias al acceso de 128 bit por ciclo.
2 400 000 ciclos/s x 4 módulos x 128 bit = 1 228 800 000 bit / 8bits/1 byte =152 600 000 bytes/s = 153.6 GB/s

Por lo que se desprende de este documento, la caché L3 está conectada con cada módulo Bulldozer mediante dos buses de lectura de 128 bit y un bus de escritura de 128 bit. Se me antoja una mejora absolutamente espectacular respecto a anteriores diseños de AMD (un Phenom II X6, por ejemplo, solamente cuenta con un bus de 64 bit por core hacia y desde la L3 de 6 MB y 24 vías). De ahí sus mediocres resultados en este apartado.

Especulación 1. Espero latencias L3 elevadas en Bulldozer.

Teniendo en cuanta que la latencia efectiva L3 (load to use) es aditiva con la de los demás niveles y que la latencia L2 ya es conocida y va de los 18 a los 20 ciclos no será nada extraño que la latencia L3 efectiva en Bulldozer ronde los 50 ciclos.

Otro dato que apunta en la misma dirección es que se mantiene el diseño asíncrono con buffers de sincronización de Shanghai (Phenom II 45 nm), con una frecuencia de cores variable por los modos Turbo desde los 2.8 hasta los 3.5 GHz, será difícil conseguir bajas latencias L3.

Por último, una asociatividad tan elevada, 64 vías, aunque aumenta la tasa de aciertos L3, tampoco ayuda en cuanto a la latencia ya que hay que examinar 64 localizaciones cada vez en busca del dato o instrucción.

8 MB = 4 bancos de 2 MB y 16 vías

Una solución elegante que podría haber adoptado AMD consiste en que cada core tenga una latencia reducida de acceso hacia su banco local L3, es decir, que tenga “privilegio” de acceso a este banco y por ello mayor ancho de banda en GB/s y menor latencia en ciclos.

Esto sólo lo descubriremos en la práctica en cuanto le “echemos el guante” a un stepping final (comercial) de Bulldozer, lo tendremos el día 7 de Junio. Actualización: Bulldozer estará finalmente disponible en Septiembre si se cumplen las previsiones.

Conclusiones

AMD ha diseñado una caché L3 que marca un punto de partida desde sus actuales diseños de 45 nm y 6MB con 24 vías (Shanghai o Istambul). En Bulldozer son 4 bancos de 2 MB y 16 vías para un total de 64 vías.

Tengo ganas de probar un stepping final para ver si la latencia a cada uno de los bancos es diferente o por el contrario idéntica. Si existe una controladora de L3 para los 4 bancos será una latencia constante y elevada… en cambio, si cuenta (como Sandy Bridge) con una controladora L3 por cada banco de 2 MB pueden haber sorpresas.

En todo caso y con una L2 con 18 – 20 ciclos es difícil lograr latencias l3 muy recortadas. E s lógico esperar 10 ciclos más de latencia que en Sandy Bridge como mínimo (la L2 de SB tiene pipelines de 10 etapas Load to Use).

Destaca su optimización pensando en una baja disipación térmica y sobretodo en un consumo reducido, por ello su frecuencia rondará los 2.4 GHz y su voltaje estará sobre los 1.15 a 1.20 V efectivos. Es un diseño convencional, de bus con conectividad total entre todos los agentes, cada módulo Bulldozer y cada slice L3.

Hay que ser consciente del camino absolutamente divergente que ha adoptado Intel con Sandy Bridge 32 nm. La L3 es síncrona a los cores y funciona a la misma frecuencia que estos. Con ello consigue una bajísima latencia y un ancho de banda astronómico. Los diferentes bancos L3 se comunican entre sí mediante un ring bus bidireccional que aporta un gran ancho de banda y un funcionamiento “sencillo” a estos niveles.

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AMD AGLUs, Bulldozer INT cores. Actualizado – LowLevelHardware

2011-04-17T20:36:00.000+02:00

En este técnico artículo voy a detallar la estructura de los pipelines de ejecución de los INT cores duales de un módulo del nuevo procesador AMD Bulldozer.

Uno de los núcleos de enteros de Bulldozer.

AMD Bulldozer. Filosofía de diseño.

Con Bulldozer AMD ha roto con el diseño “convencional” para el núcleo de procesamiento. Hasta ahora, un procesador era un bloque que trabajaba conjunta y síncronamente compuesto de varias subunidades.

AMD Bulldozer: Cada INT core y la unidad SIMD son funcionalmente independientes.

En cambio en Bulldozer, AMD ha seguido un diseño CMT (Cluster Multi Processing) de coprocesamiento con subunidades independientes y con pipelines desacoplados mediante buffers y queues.

Las ventaja principal de esta disposición reside en la compartición de algunas estructuras entre los dos cores de enteros. Cada core ejecuta un thread, cada thread debería afinitizarse a un core para dar un óptimo rendimiento.

Aunque alguna de las unidades esté bloqueada procesando datos el Front End sigue ejecutando Fetching y computando los Branches llenando sus queues (colas) y buffers con resultados.

Die de Bulldozer con 4 módulos y 8 INT cores.

Resumiendo, con Bulldozer AMD construye un procesador multicore de 8 núcleos partiendo de una unidad que llaman el módulo que incluye 2 INT cores, la unidad SIMD y la L2 de 2 MB y 16 vías.

A lo largo de los dos últimos años he escrito varios artículos sobre AMD Bulldozer:

AMD Bulldozer. Primeros benchmarks. Actualizado – LowLevelHardware

AMD Bulldozer – ProfessionalSAT

La micro arquitectura de AMD Bulldozer. Actualizado – LowLevelHardware

Novedades y expectativas 2010. Actualizado – LowLevelHardware

AMD Bulldozer. Prestaciones estimadas – LowLevelHardware

Micro arquitectura AMD Bulldozer 2011. Actualizado – LowLevelHardware

Previo AMD Bulldozer. Actualizado – LowLevelHardware

AMD Bulldozer Front End.

El frontend de Bulldozer es compartido por todas las subunidades y está dimensionado y lógicamente desacoplado de las unidades de ejecución.

Cada módulo contiene un sólo Front End que da servicio a tres unidades de ejecución:

Los dos INT cores con 4 pipelines de ejecución cada uno y con su Scheduler y Register File privados.
La unidad SIMD compartida (llamada desacertadamente por AMD y la prensa especializada FPU compartida) con su Schedule y Register File.

Yo la llamo unidad SIMD porque no sólo incluye (como detallaré en otro artículo) dos pipelines SIMD SSE, AVX y X87 sino también 2 unidades de 128 bit SIMD de enteros SSE y MMX (INT SIMD SSE y MMX).

En rojo resaltado el Front End de AMD Bulldozer.

El Front End contiene entre otros:

La lógica de Branch Prediction que ha sido considerablemente rediseñada y ampliada de cara a aumentar su tasa de aciertos. Cuenta con un BTB de 2 niveles con miss penalties (penalización de fallo) de 15 a 20 ciclos en función del tipo de Branch.
Las etapas de fetching y decoding cargan datos (32 bytes/ciclo) desde las cachés L1i (64 KB, 2 vías) y alimentan dos ventanas de 16 bytes (una por thread). Hay un IBB (Instruction Byte Buffers) de 16 niveles en la cola de fetching por thread (2 IBBs, con cada 16 bytes por nivel).

Los Decoders pueden decodificar hasta 4 instrucciones / ciclo desde los IBB, cada ciclo se escanean dos de las ventanas de 16 bytes en busca de hasta cuatro instrucciones. En caso de instrucciones X86 complejas que hagan recurrir al Microcode Engine solamente se decodifica una instrucción por ciclo.

Bulldozer INT cores. Unidades de enteros.

Cada unidad de enteros es como un pequeño core de ejecución de 64 bit con 4 pipelines discretos alimentados por un Scheduler independiente.

En verde y azul los dos INT cores de un módulo Bulldozer.

El núcleo de ejecución consta de 4 pipelines de 64 bit con un diseño peculiar y novedoso que incluye las unidades combinadas AGLU:

Cuatro unidades de ejecución de enteros con Scheduler común.

La longitud de los pipelines de enteros ha crecido en Bulldozer de un modo espectacular hasta las 18 o 20 etapas. Comparado con las 12 etapas de AMD Phenom destaca como un diseño claramente dirigido a altas frecuencias que en mi modesta opinión sólo tiene sentido si supera con claridad los 4 GHz en modos Turbo para compensar su gran penalización en caso de fallo de predicción Branch.

Los dos INT cores que forman parte de un módulo en AMD Bulldozer.

Lo novedoso de los INT cores son sus unidades híbridas AGLU:

Son unidades AGU (de generación de direcciones de memoria, address generators) pero con funciones básicas ALU, es decir, pueden procesar instrucciones simples ALU (LEA 64, INC) echando una mano para compensar el escaso ancho de proceso del core.

Resaltadas las dos AGLUs pertenecientes a uno de los INT cores.

Las unidades de ejecución completas (Full ALU) EX0 y EX1 incluyen hardware específico para IMUL e IDIV:

EX0 contiene una unidad de división de enteros parcialmente pipelinizada y con latencia y capacidad de proceso variable en función de la precisión. Aunque examinando detenidamente la documentación parece que más bien se trata de una unidad “virtual” ya que la instrucción IDIV se decodifica en el Microcode Engine y se secuencia en instrucciones sencillas ALU que se ejecutan en EX0. Además incluye una unidad para LZCNT y POPCNT.
EX1 por su parte contiene un rapidísimo multiplicador de enteros pipelinizado y de bajísima latencia.
Ambas unidades procesan Branches e instrucciones de enteros complejas.

Cada INT core cuenta con su Scheduler discreto e independiente y ejecuta un thread, además supervisa el procesamiento en las unidad SIMD compartida de las instrucciones FPU X87, FPU SIMD SSE / AVX o INT SIMD MMX / SSE.

Conclusiones

El diseño de Bulldozer me deja un sabor agridulce, AMD sin duda ha dado un paso adelante y si consigue ponerlo en el mercado a frecuencias adecuadas (4 GHz o más en Turbo Mode) tendrá un procesador globalmente competitivo con Sandy Bridge.

Hay detalles que sinceramente no me acaban de convencer como algunas latencias muy elevadas en algunas instrucciones y sin duda será inferior a Sandy Bridge en proceso FPU AVX 256 bit.

Bulldozer puede ser un excelente procesador en cargas de enteros de 8 threads, queda la incógnita acerca del rendimiento de su caché L3 y el subsistema de memoria.

Las latencias L3 serán altas, creo que superiores a los 50 ciclos load to use, razonable me parecen 60 incluso. Hay que ver como compensa efectivamente el Hardware Prefetch este hecho. La elevada latencia L2 (de 18 a 20 ciclos) la compensa parcialmente su gran tamaño (Sandy Bridge se conforma con 256 KB, 8 veces menos, pero con latencias de 9-10 ciclos).

Tengamos en cuenta que la frecuencia del Uncore que incluye la caché L3 multibanco (4 bancos de 2 MB) de 8 MB será muy inferior a la de los cores, probablemente se mueva sobre los 2.4 – 2.66 GHz lo que afectará a la latencia L3 y de memoria.

El panorama en 2011 será divertido… nos vemos en la próxima entrega con un análisis de la unidad SIMD de 4 vías compartida de proceso FPU SSE / AVX / X87 y INT SIMD SSE / MMX.

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AMD Bulldozer. Primeros benchmarks. Actualizado – LowLevelHardware

2011-04-04T18:14:00.000+02:00

Mucho se ha hablado en los últimos días de los resultados prestacionales aparecidos en internet de dos Engineering Samples del nuevo procesador AMD Bulldozer.

Die de Bulldozer con 4 módulos y 8 INT cores.

Los resultados han aparecido en OpenBenchmarking.org. Se trata de la versión para servidores (Opteron) de Bulldozer, en unas máquinas configuradas con 2 chips Magny Cours (MCM de dos dies de 8 INT cores cada una, total por chip: 16 INT cores) para un total de 32 INT cores:

http://openbenchmarking.org/s/AMD%20Eng%20Sample%20ZS182045TGG43_2

http://openbenchmarking.org/s/AMD%20Eng%20Sample%20ZS182045TGG43_28

Debo expresar mis reservas sobre, no tanto la veracidad de los resultados, si no sobre la representatividad de estos datos. Por lo que se deriva del análisis de las puntuaciones en estos benchmarks, está claro que es un stepping muy temprano de Bulldozer, funcionando sobre placas base pre-release y con BIOS sin optimización alguna.

Los hechos que apuntan a estas conclusiones son,principalmente, el ínfimo rendimiento en algunos de los tests que afectan al subsistema de memoria.

Es muy posible que en estos procesadores haya algunas características clave desactivadas o deshabilitadas que degradan terriblemente el rendimiento. Algunos de las unidades previsiblemente desactivadas son los siguientes:

El Probe Filter, encargado de reducir el tráfico de coherencia entre las cachés de cada die. Recordemos que en los sistemas de pruebas hay dos CPUs MCM (Multi Chip Module) para 4 dies en total (32 INT cores y 16 nódulos).
El último nivel de los TLB.

Los resultados de Stream son tan bajos que claramente apuntan en esta dirección: unos meros 6 GB/s.

Un sistema equivalente actual de AMD con dos chips Magny Cours (MCM de dos dies de 6 cores. 12 cores en total por chip. 24 cores por sistema) supera los 27 GB/s en el mismo test.

Uno de los módulos de Bulldozer con 2 INT cores y sus cachés L2 2 MB y L3 2 MB.

Otras dudas que me asaltan sobre estos chips ES son las siguientes:

¿Estará activado o no el Turbo Mode? Yo personalmente abogo por que no. El variar la frecuencia de una CPU en funcionamiento no es precisamente un proceso sencillo. Exige mucha validación y tunning de BIOS así como de la parte eléctrica de la placa base y no suele estar disponible hasta los steppings finales.
La frecuencia del uncore o North Bridge que comprende los cuatro bancos de 2 MB de caché L3 es desconocida y con seguridad muy inferior a la final.
¿Se hace uso de AVX en el código del conjunto de pruebas? Y si es es así, en qué modo.

Seguramente la frecuencia de 1.8 / 1.9 GHz apuntada en los resultados sea fija y no aumente los 500 MHz que AMD ha estipulado para el Turbo Mode en Bulldozer con carga full threaded.

Distribución de unidades en un módulo de Bulldozer.

Frecuencias probables de las versiones comerciales

Las frecuencias finales de los Opteron Interlagos (MCM de 2 dies de 8 INT cores en un chip) de 16 INT cores (8 nódulos) probablemente rondarán inicialmente los 2.4 – 2.8 GHz más los 500 MHz en carga gracias al Turbo.

En los diseños de sobremesa, el octal core (8 INT cores, 4 módulos) es razonable y deseable que al menos esté sobre los 3.0 – 3.4 GHz inicialmente. Me queda la duda sobre la frecuencia del North Bridge y los 4 bancos de L3 de 2 MB, lo lógico sería que no bajase de los 2.4 GHz.

Pequeño apunte, prestaciones

En proceso de enteros, Bulldozer parece ser un buen diseño multithread pero con graves limitaciones en código single threaded comparado con Sandy Bridge.

En coma flotante X87 o SSE no romperá records de velocidad en cálculo paralelo, aunque tendrá un excelente rendimiento single threaded.

La posición de Bulldozer en el mercado de CPUs dependerá principalmente de la frecuencia final del diseño. Si el octal core de sobremesa se queda en los 3.2 GHz (más los 500 MHz del Turbo) pasará serias dificultades frente a Sandy Bridge E (la versión para expertos de SB, prevista para Q4 de 2011).

Si se acerca a los 4 GHz podrá plantarle cara en igualdad de condiciones.

Conclusiones

Poco puedo sacar en claro de estos escasos datos inconexos y con un extrema falta de contexto. Es prácticamente desconocida la información sobre la configuración hardware y software y sobre las condiciones de las pruebas.

En mi opinión estos primeros resultados constituyen una guía y más bien un umbral mínimo en las prestaciones de los steppings comerciales de Bulldozer.

Una observación que me impresiona y sorprende al analizar los datos es que en algunos tests Interlagos mejora los resultados de Magny Cours hasta en un 28 % pero en otros obtiene una velocidad de solamente un 60% (normalizando Magny Cours al 100%).

Me recuerda a los benchmarks de los sistemas Pentium 4 comparados con los AMD Athlon o Pentium III… Esperemos que solo sea una desafortunada primera impresión… Aunque mis análisis micro arquitecturales de Bulldozer hasta la fecha apuntan en esta dirección.

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Intel Core i7 2600 K. Análisis cachés L0i 6 KB y L3 unificada 8 MB – LowLevelHardware

2011-02-15T17:30:00.000+01:00

Con Sandy Bridge, Intel ha innovado en el diseño de cachés y como primicia nos ofrece una caché L0i (caché de instrucciones) que contiene instrucciones ya decodificadas procedentes de la caché L1 de 32 KB y 8 vías a través de los decoders x86.

La micro op cache o L0i de 1500 micro ops

Data caches: observamos las cuatro zonas de caché y la RAM.

La caché de instrucciones de nivel 0 (L0i) de los procesadores Sandy Bridge es una caché de micro operaciones, es decir, de instrucciones ya descodificadas en un formato interno, propietario del procesador.

Para un análisis a fondo de la micro op cache os recomiendo el siguiente enlace:

Intel Sandy Bridge Core i7 2600 K. Análisis X86 decoders y L0i micro op cache – ProfessionalSAT

La caché L1i e igualmente los niveles superiores contienen las complicadas instrucciones X86 sin descodificar. Intel, que en su día diseño la ISA X86, sabe que es compleja y a veces absurda en su arquitectura y por ello ha tomado esta medida novedosa, la inclusión de un nuevo nivel de caché L0.

L0i en Sandy Bridge.

La tasa de aciertos se cifra en torno al 80% para un tamaño sobre los 6 KB y una transferencia pico de 32 bytes / ciclo.

En las prueba de bajo nivel que he realizado su tamaño efectivo ronda los 2 a 4 KB, con unas latencias prácticamente ridículas de 2 ciclos load to use en lectura secuencial o en acceso pseudo aleatorio.

Instruction cache: la L0i obtiene una increíble latencia de 2 ciclos.

En acceso aleatorio puro (random access) su tasa de aciertos es cero (lógicamente las instrucciones no pueden estar decodificadas y cacheadas previamente a su petición ya que se trata de un patrón aleatorio) y se dan en su caso aciertos de L1i (L1i hits) con los habituales 4 ciclos de latencia.

Caché L3 unificada y multibanco de 8 MB y 16 vías

Sandy Bridge cuenta con una L3 con cuatro bancos de 2 MB y 16 vías. El acceso al banco local de cada core se hace directamente y con baja latencia. A los otros tres bancos se llega a través del Ring Bus.

Sandy Bridge 32 nm. Bajo cada core está su banco local L3 de 2 MB.

Acceso L3 con bloque de 2048 KB.

La latencia efectiva se sitúa en los 34 ciclos en acceso pseudo aleatorio y en 40 ciclos en modo random (aleatorio). Son resultados muy brillantes.

El core de Sandy Bridge junto con su banco local L3 de 2 MB.

Para tamaños de acceso mayores de 2 MB, el núcleo de ejecución se ve obligado a acceder a bancos de L2 de 2 MB no locales a través del Ring Bus. Por ello, lógicamente la latencia se incrementa.

Acceso L3 con bloque de 6 MB (6144 KB).

En los Core i7 2600K contamos con la implementación completa de cuatro bancos L3 para un total de 8 MB, en otras versiones inferiores Intel deshabilita uno de los bancos quedando en 6 MB L3.

Conclusiones

Esperad en breve una ampliación de este artículo, tengo bastantes datos técnicos y microarquitecturales que agregar pero voy realmente mal de tiempo… En concreto estoy preparando un análisis más exhaustivo de la L0i o micro op cache incluyendo una investigación del ancho de banda de descodificación con distintos tipos de instrucciones.

Espero que con esta pequeña introducción tengáis material suficiente para pensar como se mejora un diseño ya excelente partiendo de un core Nehalem / Westmere.

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Intel Series 6 chipsets stepping B3 – LowLevelHardware

2011-02-13T17:53:00.000+01:00

Intel ha anunciado que a partir del 14 de Febrero estarán disponibles los primeros samples del renovado stepping B3 de los chipsets de la serie 6 afectados por el bug en las controladores SATA2.

Intel Product Change Notification 110456 – 00.

Verdaderamente es llamativo como en un periodo de tiempo tan reducido han logrado producir chips funcionales con el error de diseño corregido.

Para un análisis profundo del tema os recomiendo otros de mis artículos:

Intel Sandy Bridge- Análisis de situación – ProfessionalSAT

Cougar Point Intel 6 Series Chipset SATA2 bug. Actualizado – ProfessionalSAT

El nuevo B3 es pin compatible con los anteriores diseños.

En principio los fabricantes de placas base empezarán a recibir los primeros chips el día 14, es decir, mañana mismo. Desde ese momento comenzará la fabricación de las nuevas placas.

Incluso se especula en que en algunos diseños sería posible desoldar el chip B2 defectuoso sustituyéndolo por el nuevo B3 sin cambiar la placa ni otros cambios.

Lista de chipsets afectados.

Conclusiones:

Quizás haya suerte y en breve tengamos placas funcionales y libres de errores para poder montar los primeros sistemas Sandy Bridge de sobremesa con garantías.

En cualquier caso, en mi opinión, Intel debe hacer algo más para recuperar la confianza, en muchos casos perdida y en otros debilitada, del consumidor final. La gente de Intel lo sabe y espero que obren en consecuencia con medidas claras.

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Módulos DDR3 de 4 GB. Actualizado – LowLevelHardware

2010-11-03T20:27:00.001+01:00

Estos días estoy realizando algunos experimentos con módulos DDR3 de 4 GB de capacidad en un Core i7 930 a 4.2 GHz (181 MHz X23 Turbo Mode) con un total de 12 GB. En sendos artículos de ProfessionalSAT detallo algunos aspectos de sistemas diseñados con estos componentes:

3 DIMM DDR3 1333 de 4 GB cada uno.

Las primeras conclusiones son las siguientes:

No puedo configurarlos como hago normalmente con sus homólogos de 2 GB a 7-7-7-14 1T en placas base de socket 1366 para Core i7 de la serie 900, en este caso solo he conseguido llegar a 8-8-8-24 2T de manera estable.
También noto una disipación térmica superior dando una temperatura en carga 100% bastante elevada en los chips, siendo recomendable una refrigeración directa.
Su frecuencia máxima con timings nominales 9-9-9-27 2T llega a 1500 MHz a 1.64V.

Los chips son bastante mayores en superficie que sus análogos de 2 GB.

Ésta cantidad de memoria (12 GB) ayuda sobremanera a Windows 7 X64, sobretodo en compresión de grandes volúmenes de datos con 7zip en modo LZMA2 8 threads con grandes tamaños de diccionario. Es una tarea que ejecuto rutinariamente y el tiempo de compresión decrece de modo notable.

Detalle de uno de los chips.

Otra posible utilización de esta cantidad de memoria para un usuario que no la necesite por su mix software es asignar 4 GB para un disco RAM (RAMDisk) quedándonos con 8 GB de memoria para el sistema operativo.

Kingston KVR1333D3N9/4G

Sin duda en poco tiempo veremos nuestros sistemas poblados por módulos de esta capacidad conforme su precio baje en comparación con sus homólogos de 2 GB.

Cuando los fabricantes de memoria pasen al siguiente nodo de fabricación, con la consiguiente reducción de voltaje y superficie del die, estaremos en condiciones de aumentar la frecuencia de módulos de esta capacidad sin problemas.

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Microarquitectura en imágenes (I) Execution Trace cache. Actualizado – LowLevelHardware

2010-11-01T20:19:00.000+01:00

La Execution Trace Cache es uno de los signos identificativos de la antigua arquitectura Intel Netburst. Almacena instrucciones ya descodificadas en orden de programa (traces). Su tamaño era de 12k micro ops o unos 21 KB (según Intel).

Efectivamente daba una tasa de aciertos realmente baja cercana a un 80% en código real y en caso de muchos branches llegaba a un solamente 55%, por ello se erigió en un talón de Aquiles de la microarquitectura Netburst.

Trace cache de Willamette 180 nm (L2 256KB).

En sus cuatro encarnaciones (cinco si Tejas hubiese llegado al mercado), la Trace Cache (en adelante TC) de los Intel Pentium 4, mantuvo su organización. En Willamette (arriba, primera generación, 180nm, 256 KB L2) y Northwood (abajo, segunda generación, 130 nm, 512 KB L2) podemos ver que son prácticamente idénticas.

La TC sustituía a la típica cache de instrucciones L1 (L1i) de otros diseños. En lugar de almacenar instrucciones x86, almacena micro-operaciones nativas del core Pentium 4 ya decodificadas. Su tamaño efectivo era de 10k a 18k instrucciones (según su naturaleza) con unas tasas de acierto, según Intel, comparable a una L1i de 8 a 16 KB.

Trace caché de Northwood 130 nm (L2 512KB).

Al almacenar secuencias de micro-operaciones, llamadas traces, libera así de trabajo a los decoders x86 cuando se ejecuta varias veces el mismo código (se encuentra almacenado listo para su uso). Esta estructura era capaz de enviar hasta 3 instrucciones/ciclo hacia el núcleo de ejecución OoO (Out of order).

La mayor limitación era la bajísima velocidad sostenida (througput) de decodificación de instrucciones cuando se daba un trace cache miss o fallo de la TC.

El x86 decoder del Pentium 4 en todas sus versiones sólo era capaz de traducir una instrucción IA32 en microinstrucciones por ciclo (!!).

Este era un grave factor limitante de la arquitectura Netburst. En ciertas condiciones un Pentium 4 se comportaba como un procesador single-issue.

Trace caché de Prescott 90 nm (L2 2048KB).

La TC contiene traces: secuencias de uops (micro operaciones) construidas en orden de programa, estas instrucciones están ordenadas en grupos de 6 por línea de TC. Además, la TC contiene un pequeño predictor de saltos (trace BTB, Branch Target Buffer) solamente para las instrucciones presentes en ella.

Para los tipos de instrucciones IA32 más complejos no se utilizaba el x86 decoder ni la trace cache, sino la Microcode ROM. Una memoria especializada que guarda secuencias de uops de las instrucciones x86 más complejas.

Trace caché en Cedar Mill 65 nm (L2 2048 KB)

En un P4, las instrucciones x86 que acabarán siendo decodificada en más de 4 uops se envían a la Microcode ROM, siendo su proceso de decodificación mucho más lento. Prescott aportaba en este sentido mejoras, ya que eran menos las instrucciones que requerían su paso por la Microcode ROM.

Conclusiones:

La trace cache aporta mejoras pero también trae consigo grandes problemas:

Una mayor complejidad respecto a una L1i convencional.
Su gran (enorme) penalización en latencia en el caso de fallo (trace cache miss).
Su baja tasa de aciertos efectiva, normalmente sobre un 80% y a veces cercana al 55%.
Su limitado tamaño, unas 12k instrucciones, equivalente a unos meros 8 - 16 KB.

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Microarquitectura Intel Sandy Bridge. Parte 1. Actualizado - LowLevelHardware

2010-09-14T16:32:00.000+02:00

Estos días Intel está celebrando en San francisco el IDF 2010 (Intel Developer Forum), entre multitud de temas relacionados con el futuro de la industria de semiconductores ha hablado de Sandy Bridge.

Sandy Bridge tiene menor superficie de die que Nehalem pese a contar con una GPU con 12 SPs.

En estos artículos me voy a centrar en los cambios microarquitecturales de Sandy Bridge sobre la anterior generación de cores de Intel, Nehalem 45 nm y Westmere 32 nm.

En esta primera parte abordaré varios aspectos:

Intel Tock 2010. La aplastante cadencia del gigante de los semiconductores.
Sandy Bridge Ring Bus. La nueva organización de la comunicación inter die.
El System Agent de Sandy Bridge. El Uncore o North Bridge.
El Front End de Sandy Bridge. Las primeras etapas del pipeline.
El mecanismo de Branch Prediction, tan críticamente importante en algoritmos de enteros.

Intel Tock 2010

Sandy Bridge es un cambio profundo respecto a la ya excelente y exitosa microarquitectura que Intel puso en juego en 2008 con Nehalem, los cores que mueven los chips Core i7.

Sandy Bridge es el Tock de 32 nm tras Nehalem y Westmere.

Poco había que mejorar en la arquitectura de los cores Nehalem, ya que Intel lidera en prestaciones en todos los campos… pero los grupos de ingeniería en Intel no podían quedarse dormidos en los laureles (como desafortunadamente hizo AMD tras su excelente core K8).

La próxima generación: Intel Sandy Bridge.

Por ello han procedido a un exhaustivo y profundo rediseño:

Desde el Front End, hasta las unidades de ejecución, el Branch Prediction e incluso las unidades Load – Store. También se ha modificado la arquitectura de la cache L3 dividiéndola en bancos de 2 MB por core y la interconexión interna de las diferentes partes del procesador.

Die de Sandy Bridge quad core 32 nm.

El Ring Bus que ahora hace de ruta de comunicación entre todas y cada una de las partes del procesador:

cores
Bancos de L3 de 2 MB
System Agent -Uncore o North Bridge-
GPU integrada
Video decoder – encoder

Es, a mi modo de ver, uno de los cambios más significativos respecto a diseños anteriores (Westmere y Nehalem).

Intel no ha dejado nada al azar con Sandy Bridge.

Sandy Bridge Ring Bus

Intel ha dotado a Sandy Bridge de un novedoso y extremadamente rápido sistema heredado de su hermano mayor Nehalem EX, un anchísimo y eficiente Ring Bus de comunicaciones para coordinar todas las transacciones de datos inter die.

Implementación del Ring Bus en Sandy Bridge.

El ancho de banda del bus de datos es de 32 bytes, es decir, 256 bits y su topología es en anillo, es decir, escala con el número de cores y bancos de L3. A mayor número de cores o bancos de L3 mayor ancho de banda agregado.

Lo más llamativo del bus en anillo de Sandy Bridge (y Nehalem EX) es su implementación respetuosa con el consumo y el área de die, me explico:

Todos recordamos el famoso procesador Radeon HD 2900 de ATI con un ring bus de 512 bits, que debido a su desmesurada disipación térmica y consumo no pudo competir con sus análogos de nVidia hasta que ATI lo eliminó sustituyéndolo por una arquitectura convencional en su serie Radeon HD 3800.

En Sandy Bridge Intel ha utilizado power gating y clock gating extensivamente, además de aplicar un voltaje bajísimo al ring bus para conseguir una disipación térmica muy baja.

Por otro lado, es un dato muy importante, según los ingenieros de Intel, no ha representado un incremento de área ya que la infinidad de conductores necesarios para el Ring Bus se enrutan por otras capas del diseño bajo la caché L3.

Sandy Bridge quad core para socket LGA 1155.

Lo que se consigue con este ring bus es aumentar de manera lineal el ancho de banda agregado (total) con el número de Ring Stops (cores, bancos de L3, …) consiguiendo una escalabilidad perfecta.

Como he comentado en artículos anteriores, además se consigue una muy notable bajada de latencia de la caché L3, del orden del 30% (!!) que ya de por sí en Nehalem y Westmere era realmente rápida.

Ahora nos encontramos en los veintitantos ciclos de latencia respecto a los 38 - 42 ciclos de Nehalem y algo más en Westmere.

El System Agent de Sandy Bridge

El anteriormente denominado Uncore, Nocore o North Bridge ahora no incluye ya la caché L3, por lo que la L3 es síncrona a los cores, con lo que aumenta su frecuencia aumentando su ancho de banda y disminuye su latencia.

Sandy Bridge System Agent.

El System Agent se encarga de controlar todas las transacciones entre los cores, la GPU integrada, los coders y decoders de video integrados con:

La memoria principal a través de las dos controladoras DDR3.
Las GPUs externas a través de los puertos PCI Ex.
Los dispositivos externos a través del DMI vía chipset.

Para mejorar la disipación térmica y reducir el consumo en sistemas portátiles integra la controladora de video y la PCU (Power Control Unit) encargada de gestionar los voltajes y las frecuencias de los cores así como los Turbo Modes y los modos de ahorro de energía y el Power Gating a nivel de cores.

El Front End de Sandy Bridge

El Front End es la parte del microprocesador encargada de suministrar la secuencia de instrucciones X86 desde la caché L1i (cache L1 de instrucciones) y de descodificarlas a un formato más manejable (micro operaciones, uops).

Intel, en este apartado ha roto con el pasado y ha desarrollado un Front End revolucionario.

Estas instrucciones ya descodificadas se encuentran en un formato interno y propietario, son llamadas uops (micro operaciones) y son características de cada microarquitectura.

uop cache en Sandy Bridge, una especie de L0i.

Sandy Bridge mejora el Loop Stream Buffer de Westmere 32 nm que contenía hasta 28 uops con una estructura dedicada llamada Decoded uop Cache que es capaz de almacenar unas 1500 uops (sobre unos 6 KB de capacidad) y que actúa a modo de caché L0 de instrucciones suministrando a las etapas de ejecución fuera de orden instrucciones con menor latencia que la L1i de 32 KB y además manteniendo más fácilmente la cadencia de 4 uops / ciclo.

Además el Fetching desde esta nueva L0i se hace en paquetes de 32 bytes / ciclo, aumentando el llenado efectivo de las unidades de ejecución que le siguen en el pipeline.

Intel cita la tasa de aciertos de esta L0i en un 80% en código de aplicaciones típicas. En el caso de acierto (que como vemos es un 80% de las veces) se desconectan las etapas de Fetch y Decoding con el consiguiente ahorro energético y de temperatura (muy notable ya que el consumo de estas etapas es muy alto en CPUs de arquitectura X86).

Entre los mecanismos que forman parte integral del Front End nos encontramos con la lógica y SRAMs de Branch Prediction encargado de cargar en el orden correcto la secuencia de instrucciones después de una bifurcación en el código (Branch) decidiendo si la condición se cumple o no mediante lógica y algoritmos de especulación y distintas tablas de datos de historia precedentes.

El mecanismo de Branch Prediction

Sandy Bridge ha mejorado notablemente el manejo de Branches en el código, aumentando la tasa de acierto. Los ingenieros de Intel han optimizado el diseño pero permaneciendo en el misma footprint (la misma superficie).

Optimización del Branch Prediction en Sandy Bridge.

Utilizando técnicas de compresión sin pérdidas en Sandy Bridge se almacenan más datos de historia en la misma capacidad que en Westmere por lo que efectivamente se han ampliado al doble el número de entradas en las tablas de Targets, elevando con ello la tasa de aciertos de los algoritmos respecto a Westmere.

Estoy deseando probar Sandy Bridge en algoritmos ajedrecísticos.

Nos vemos en la segunda entrega.

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La microarquitectura de AMD Bulldozer. Actualizado - LowLevelHardware

2010-09-11T19:29:00.001+02:00

Con Bulldozer AMD ciertamente ha roto moldes en el rígido diseño de un procesador X86. El concepto de módulo con dos cores de enteros y una FPU sobredimensionada es novedoso y ciertamente tiene algunas ventajas sobre los diseños más convencionales.

Fotografía manipulada del die de AMD Orochi, el primer chip de arquitectura Bulldozer.

Esta organización de las unidades de proceso conlleva también cambios en el subsistema de caché y de memoria, en ellos me centraré en este artículo.

Las unidades de ejecución de Bulldozer

Como todos ya conocéis, Bulldozer combina dos INT cores junto con una FPU con capacidad FMAC para formar un módulo. Trabajando sobre el die manipulado por AMD y hecho público, podemos observar varios detalles, entre ellos los dos INT cores simétricos.

Organización de uno de los módulos Bulldozer con sus cachés externas L2 y L3.

Me remito a mi artículo anterior de LowLevelHardware:

Intel Core i7 SMT vs. AMD Bulldozer CMT – LowLevelHardware

En un módulo Bulldozer hay duplicadas algunas de las unidades de ejecución para conseguir con ello un aumento de prestaciones a la vez que se comparten algunas unidades que por su tamaño no es práctico duplicar.

Diseño general de Bulldozer 32 nm.

En el caso de Bulldozer 32 nm, AMD ha diseñado un procesador dotado de dos cores de enteros (INT cores) compartiendo:

El hardware de Branch Prediction.

La caché L1i de instrucciones de 64 KB y 2 vías.

Las etapas de fetch (32 bytes / ciclo).

Los cuatro decoders X86.

Componentes compartidos en el Front End.

La FPU dual de 128 bit FMAC con 2 pipelines FMAC 128 bit y 2 pipelines packed INT de 128 bit MMX.

La FPU compartida en Bulldozer 32 nm.

También son compartidos los siguientes componentes del die de Bulldozer:

El Data Prefetcher encargado de precargar datos en las caches.

La caché L2 compartida para cada dos INT cores con su L2 TLB.

La L2 compartida de Bulldozer 32nm, probablemente de 1 o 2 MB y 16 vías.

Los dos cores discretos de enteros en Bulldozer 32 nm.

En Bulldozer, al haber dos cores de enteros completos, hay muchas estructuras duplicadas:

Un scheduler de enteros (INT scheduler) por core, unificado para ALUs y AGUs.

Dos ALUs. Unidades de proceso de enteros.

Dos AGUs. Unidades de generación de direcciones de memoria.

L1d de 16 KB y 4 vías de asociatividad.

L1 DLTB de 32 entradas fully associative.

Juego de registros y de registros alias con su hardware de renombramiento.

Unidad de Load - Store con procesamiento fuera de orden en lecturas y escrituras a memoria con sus colas de comandos.

Analizando el die observamos los dos INT cores dentro de cada módulo:

Los INT cores de Bulldozer.

Después de este repaso a sus unidades de ejecución, vamos a examinar su arquitectura de caché.

Las cachés de Bulldozer

En cada módulo de Bulldozer AMD integra dos INT cores, cada uno con su caché privada L1d (datos) de 16 KB y 4 vías de asociatividad, en cambio, la caché L1i (instrucciones) sigue siendo única y mantiene la tradición de AMD: 64 KB y 2 vías de asociatividad.

Un módulo Bulldozer con su L2 privada de 2 MB y su banco de 2 MB de L3.

El análisis de die (que podéis examinar en el principio del artículo) manipulado por AMD para ocultar su verdadera estructura ya arroja algo de luz sobre las primera implementación de Bulldozer: el octal core Orochi.

Ampliando los INT cores, observamos las cachés de nivel 1:

Las pequeñas L1d de 16 KB y la L1i de 64 KB compartida.

Observamos numerosos bloques de SRAM, su uso es el siguiente:

Una de ellas es el BHT (Branch History Tables) utilizadas por los mecanismos de Branch Prediction.
Dos son los Write Buffers (Buffers de Escritura Combinada) utilizados para crear un flujo ordenado de datos hacia la L2 compartida de 2 MB desde las dos pequeñas L1d de 16 KB y 4 vías.

Las SRAM de los Write Buffers son necesarias ya que las L1d han cambiado su política de exclusiva (como en los cores anteriores de AMD) a inclusiva (como en los microprocesadores Intel), por ello es necesario “copiar” a L2 los datos escritos en cada una de las dos pequeñas L1d.

Con alta probabilidad en la parte inferior del módulo se observa la doble FPU FMAC de 128 bit con 2 pipelines extra para MMX 128 bit y en la parte superior las etapas de Fetch y X86 Decoding que se alimentan de las instrucciones procedentes de la caché L1i de 64 KB y dos vías a razón de 32 bytes / ciclo.

Los bloques funcionales de la izquierda son principalmente circuitería relacionada con el Hardware Prefetching.

Esquema del módulo Bulldozer.

Las latencias de caché parece que serán bastante mediocres:

4 ciclos para las L1d de 16 KB y 4 vías.
18 ciclos para la L2 de 2 MB (seguramente de 16 ó incluso 32 vías)

Veremos si gracias al motor OOO avanzado de Bulldozer AMD consigue ocultar estas altas latencias al software encontrando al vuelo instrucciones suficientes para enviar a las unidades de ejecución (sin L2 misses).

Estoy deseando echar un vistazo en Noviembre al verdadero die de Bulldozer en alta resolución.

Bulldozer y la memoria

Los roadmaps de tecnologías de memoria no anuncian DDR5 hasta 2015, nos debemos conformar con DDR3 hasta entonces.

Roadmap RAM hasta 2015. Fuente: MEMCON10.

Bulldozer montará un dual channel DDR3 hasta 2.13 GHz para un ancho de banda agregado de 31.2 GB/s por die de 8 INT cores.

Para servidores, Interlagos, la versión MCM de Bulldozer con 2 dies de 8 INT cores en un chip para socket G34, contará con un quad channel DDR3 hasta 1.86 GHz para un ancho de banda total de 59.7 GB/s (!!) por socket.

Contemporáneamente, Sandy Bridge 8 cores (16 threads) contará con 4 canales DDR3 en socket 2011 probablemente con la misma frecuencia y ancho de banda que Interlagos (1.866 GHz y 59.7 GB/s).

Algo “raro” en Bulldozer

Veo una extraña y alarmante falta de ancho de banda de decodificación en Bulldozer (4 instrucciones / ciclo) para el anchísimo hardware de ejecución que tiene detrás:

2 INT cores con 2 ALUs y 2 AGUs por core
1 FPU con 2 pipelines FMAC de 128 bit y 2 pipelines packed integer MMX de 128 bit

En total, un módulo, es capaz de ejecutar en paralelo:

4 INT (core 0) + 4 (FPU / MMX) + 4 INT (core 1)

Es decir 12 instrucciones por ciclo y solo son decodificadas 4 por ciclo (??).

Quizás AMD se esconda un as en la manga …

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Previo Intel Sandy Bridge. Actualizado – LowLevelHardware

2010-08-28T00:05:00.001+02:00

Debo reconocer que siento admiración y hasta cierto punto incluso perplejidad sobre cómo han logrado los ingenieros de Intel mejorar tanto una arquitectura ya sobresaliente como Nehalem…

Ya en algunos artículos pasados he hablado de Sandy Bridge:

Intel Core i7 SMT vs. AMD Bulldozer CMT – LowLevelHardware 25 Agosto 2010
Intel Sandy Bridge versus Westmere die. Actualizado – LowLevelHardware 02 Agosto 2010
Novedades y expectativas 2010. Actualizado – LowLevelHardware 29 Julio 2010
Micrografía detallada de Intel Sandy Bridge – ProfessionalSAT 20 Junio 2010
Intel Sandy Bridge. Introducción – ProfessionalSAT 18 Abril 2010

Intel Tick - Tock

Todos conocemos el modelo de trabajo Tick - Tock de Intel, cada dos años nueva microarquitectura y en los años intermedios nuevo proceso de fabricación:

El exitoso e implacable modelo Tick – Tock de Intel.

2005 Presler 65 nm (Intel Pentium D, 2 cores, 2 + 2 MB L2) Tick
2006 Conroe 65 nm (Core 2 Duo, 4 cores, 4 + 4 MB L2) Tock
2007 Penryn 45 nm (Core 2 Duo, 4 cores, 6 + 6 MB L2) Tick
2008 Nehalem 45 nm (Core i7, 4 cores SMT, 8 MB L3) Tock
2009 Westmere 32nm (Core i7, 6 cores SMT, 12 MB L3) Tick
2010 Sandy Bridge 32 nm (Core i7 SMT, 6+ cores SMT) Tock
2011 Ivy Bridge 22 nm (Core i7 SMT, 8+ cores SMT) Tick

El Tick significa nuevo proceso de fabricación, más fino, transistores menores y mayor densidad por unidad de superficie. Cachés mayores, menor consumo,menor disipación térmica y mayor frecuencia.

El Tock por el contrario consiste en una nueva microarquitectura para aprovechar todas las ventajas aportadas por el nuevo proceso de fabricación del año anterior.

Sandy Bridge esta fabricado en el mismo nodo que los recientes procesadores Westmere de 6 cores y 12 MB de L3 para socket 1366 o los Core i3 e i5 con GPU integrada para socket 1156. Comparte con ellos la tecnología de fabricación de 32 nm HKMG.

Intel Sandy Bridge, pequeña introducción

Lo que cambia en Sandy Bridge y cambia de verdad es la microarquitectura; reconozco que inicialmente y viendo la poca competencia con que Intel se enfrenta en gama alta pensé que Sandy Bridge sería una mejora más sutil sobre los excelentes cores Nehalem que nos acompañan desde 2008.

Intel Sandy Bridge socket 1155. Quad core con GPU integrada, 8 threads y dual DDR3.

Continuará con la capacidad SMT de dos threads por core (HyperThreading) y numerosas mejoras a nivel de cores, caches, interconexiones inter core, disipación térmica y GPU integrada.

El núcleo de ejecución incluyendo las L1d y L1i y la caché L2 de 256 KB.

A nivel de cores espero un incremento en IPC por core de un 20% (!!) en enteros y un 100% en código AVX 256 bit FPU respecto al antiguo código SSE de 128 bit respecto a Westmere. Es algo prácticamente increíble sabiendo con qué lo comparamos pero es así… tiempo al tiempo.

Una mejora crítica en Sandy Bridge es su subsistema de caché L3. Está basado en una arquitectura RING BUS. Esta arquitectura es conocida por el revolucionario procesador octal core Nehalem EX, que con su doble RING BUS bidireccional logra superlativos resultados en ancho de banda y latencia de su masiva L3 de 24 MB en 8 bancos de 3 MB.

En Sandy Bridge conllevará reducciones de latencia L3 del orden de 15 ciclos para la L3 compartida de 8 MB, quedando en unos 25 – 28 ciclos efectivos load to use… simplemente brutal.

Los cuatro bancos de L3.

En el terreno del consumo eléctrico, Sandy Bridge consigue mejorar a Lynnfield (p.ej. Core i7 880), el mejor procesador en performance per watt con diferencia.

Sobre la GPU integrada, Sandy Bridge llegará en sus versiones básicas al nivel de SVGAs PCIEx de gama baja como las ATI 5450. Las versiones alta de SB se moverán ya en niveles de prestaciones gráficas realmente aceptables, sobre una ATI 4650 con 320 SPs o algo superior.

Detalle de la GPU y la circuitería colateral.

Los sockets de Sandy Bridge

Intel ha diseñado dos nuevos e incompatibles socket para Sandy Bridge:

Socket 1155. Sustituto del actual LGA1156, contará con 2 canales DDR3.
Socket 2011. Sustituto del actual LGA1366 contará con cuatro (!!) canales de DDR3 hasta 2133 MHz. Serán excelentes para mis Sistemas de Altas Prestaciones.

Meditad sobre el 20 % de mejora en IPC clock for clock y core for core respecto a Westmere… a mí me cuesta asumirlo. Estoy deseando echarle el guante a los primeros ejemplares para socket 2011, será en Q2 - Q3 2011.

Más por llegar…

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Intel Core i7 SMT vs. AMD Bulldozer CMT - LowLevelHardware

2010-08-25T19:45:00.000+02:00

En este artículo voy a ilustrar dos conceptos:

El concepto de procesador SMT (Simultaneous Multithreading) utilizado hace años por Intel, primero en su línea Netburst y actualmente con sus brillantes CPUs Nehalem 45 nm ,Westmere 32 nm y próximamente en 2011 Sandy Bridge (32 nm).
El nuevo diseño CMT (Cluster Multithreading) utilizado por AMD en sus futuros procesadores basados en la microarquitectura Bulldozer para 2011.

CMT en AMD Bulldozer 32nm.

Empiezo primero por el concepto de SMT utilizado por Intel en su tecnología HyperThreading, el lector impaciente puede avanzar más abajo para ver la implementación de CMT en AMD Bulldozer.

SMT (Simultaneous Multithreading)

SMT es un concepto nacido con el fin de ocupar al máximo y durante el mayor porcentaje de tiempo posible los recursos de proceso de un procesador, esto se logra ejecutando simultáneamente dos o más threads en un único core.

Intel Hyper Threading.

De nada sirve un core con 8 ALUs de proceso de enteros si no hay instrucciones suficientes para llenarlas o si estas instrucciones necesitan datos que no están todavía disponibles para la ejecución.

El primer integrante de la saga Netburst, Willamette 180 nm.

Intel, durante el desarrollo de su primer procesador Pentium 4 (microarquitectura Netburst) se dio cuenta de que muchas de sus unidades de ejecución (ALUs, AGUs, FPUs) estaban un porcentaje significativo del tiempo de ejecución de un programa desocupadas, en reposo por falta de instrucciones o datos.

Esto era debido principalmente a tres hechos:

L1d Cache mises: Fallos de caché L1d (datos). Si queremos sumar dos números, deberemos conocer esos números antes de ejecutar la instrucción suma sobre los datos. Si los datos no están en la caché L1d, el procesador deberá chequear la caché L2 debiendo esperar en circunstancias reales un mínimo absoluto de 10 ciclos en un P4 Willamette 180 nm o Northwood 130 nm.
Branch missprediction: Fallo en la predicción de saltos. Los procesadores, desde hace décadas intentan averiguar dónde va a “saltar” la ejecución del programa para tener ya esas instrucciones preprocesadas. Este mecanismo consigue aumentos notables de velocidad de proceso aunque en caso de fallo en la predicción (sobre un 5 % en CPUs modernas) se produce un vaciado de los pipelines de instrucciones y una reejecución de las mismas con la consiguiente penalidad en rendimiento.
Falta de ancho de banda del decoder que de la trace cache en caso de Trace Cache Miss: La trace cache era capaz de suministrar tres instrucciones / ciclo a las unidades de ejecución pero en caso de no encontrarse la instrucción en la TC se daba un TC Miss. Lamentablemente, y era una increíble limitación del diseño Netburst, el decoder previo a la TC solo introducía instrucciones decodificadas a un ritmo de una por ciclo. Absolutamente insuficiente, cualquier CPU de su época decodificaba 3 instrucciones / ciclo (Pentium III, AMD Athlon).

La Trace Cache de Pentium 4 Northwood 130 nm.

Las dos primeros causas de desocupación en las unidades de proceso se resolvian, al menos parcialmente gracias al SMT. Sobre el diseño de la TC, no tenía solución y lo dejo para otro artículo futuro…

SMT consiste en ejecutar a la vez dos threads de una misma aplicación o de dos aplicaciones diferentes en un core. Para ello se deben de rediseñar muchos aspectos del procesador de dos modos:

Hay partes del core que se deben de duplicar por thread.
Otras estructuras deben particionarse.

SMT añade gran complejidad al diseño del procesador.

Estas partes de la CPU a duplicar o particionar comprenden todas las zonas de almacenamiento de código y datos del procesador:

Es necesario duplicar el número de registros arquitecturales y de registros renombrados por thread.
Se deben de dimensionar al alza todas las colas (queues) de instrucciones del procesador para asegurar espacio para dos threads distintos y que la lógica de procesamiento fuera de orden (OOO Logic) tenga suficientes instrucciones dentro de la ventana (OOO window) listas para ejecutar y mantener las etapas de ejecución llenas.
Todo esto debe hacerse con un sistema que prevenga y evite la competencia por los recursos entre los dos threads, para evitar problemas de rendimiento.

Pipeline del P4 Willamette 180 nm. En amarillo y verde instrucciones de cada thread.

Todo ello conlleva una cantidad de hardware adicional (transistores) estimada entre un 5 y un 10% del área del procesador.

En Pentium 4 Willamette Intel cifró el incremento en un 5%.

La buena noticia es que el SMT aumenta de forma típica el rendimiento de un core de un 10 a un 70% en función del código.

En Pentium 4 yo medí en múltiples ocasiones sobre un 30% de mejora con Hyper Threading habilitado. En Core i7 la mejora es todavía superior.

4 cores, 8 threads gracias al SMT: Nehalem 45 nm Intel Core i7.

CMT (Cluster Multithreading) en AMD Bulldozer

El concepto CMT es la respuesta de AMD al SMT de Intel: Hyper Threading.

AMD llama a cada conjunto de 2 INT cores y 1 FPU compartida (más las cachés L1 y otra circuitería) un módulo.

El concepto original de CMT.

CMT consiste en duplicar algunas de las unidades de ejecución para conseguir con ello un aumento de prestaciones a la vez que se comparten algunas unidades que por su tamaño no es práctico duplicar.

Diseño general de Bulldozer 32 nm.

En el caso de Bulldozer 32 nm, AMD ha diseñado un procesador dotado de dos cores de enteros (INT cores) compartiendo:

El hardware de Branch Prediction.
La caché L1i de instrucciones de 64 KB y 2 vías.
Las etapas de fetch (32 bytes / ciclo).
Los cuatro decoders X86.

Componentes compartidos en el Front End.

La FPU dual de 128 bit FMAC:

La FPU compartida en Bulldozer 32 nm.

También son compartidos los siguientes componentes del die de Bulldozer:

El Data Prefetcher encargado de precargar datos en las caches.
La caché L2 compartida para cada dos INT cores con su L2 TLB.

La L2 compartida de Bulldozer 32nm, probablemente de 1 o 2 MB y 16 vías.

En Bulldozer, al haber dos cores de enteros completos, hay muchas estructuras duplicadas:

Los dos cores discretos de enteros en Bulldozer 32 nm.

Un scheduler de enteros (INT scheduler) por core, unificado para ALUs y AGUs.
Dos ALUs. Unidades de proceso de enteros.
Dos AGUs. Unidades de generación de direcciones de memoria.
L1d de 16 KB y alta asociatividad.
L1 DLTB de 32 entradas fully associative.
Juego de registros y de registros alias con su hardware de renombramiento.
Unidad de Load - Store con procesamiento fuera de orden en lecturas y escrituras a memoria con sus colas de comandos.

La verdad es que es una cantidad de circuitería notable a duplicar, aunque AMD afirma que la superficie del procesador no ha aumentado demasiado por ello.

Según AMD, la mejora de prestaciones en enteros gracias a integrar un segundo core en el módulo ronda el 80%.

En cuanto haya disponibles fotografías del die de Bulldozer veremos cuanto hay de cierto en ello y ya en 2011 cual es la competitividad real de este nuevo diseño.

En cualquier caso me es llamativa la reducción de 3 a 2 ALUs y AGUs por INT core de Phenom II a Bulldozer que puede acarrear reducción de rendimiento single threaded, aunque creo que será compensada con los demás avances a nivel de core.

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MEMCON10: DDR4 y roadmap de memoria 2015 - LowLevelHardware

2010-08-21T11:29:00.001+02:00

El pasado mes de Julio se celebró la convención MEMCON10, donde acuden los principales fabricantes y diseñadores de chips de memoria así como otros expertos en la materia. En este congreso se definieron los roadmaps futuros en el campo de las memorias de acceso aleatorio para sistemas de todos los segmentos y se analizaron las previsiones pasadas y sus desviaciones con la realidad actual.

Roadmap RAM hasta 2015. Fuente: MEMCON10.

En los sistemas actuales la memoria de uso generalizado es DDR3 en frecuencias desde los 1.066 GHz hasta los 1.6 GHz y en modelos concretos llegamos hasta los 2.5 GHz, se estima que el zenit de la memoria DDR3 se alcanzará en los 2.133 GHz a 1.5 V en módulos estándar (como ahora lo son los DDR3 1.333 GHz) a finales de 2014.

El cruce en producción DDR2 vs. DDR3 se produjo a principios de 2010.

El desarrollo de DDR4 se ha dilatado en el tiempo más de lo esperado, y esto ha creado la necesidad de crear bins de mayor velocidad en DDR3, lo que nos llevará hasta los 2.133 GHz. La previsión inicial detallaba la DDR4 en sistemas ya en 2013:

Roadmap inicial, posicionaba DDR4 en 2013.

El tiempo ha demostrado que es más prudente asegurar el desarrollo de DDR4 y mientras tanto seguir con DDR3 poniendo énfasis en la reducción de voltaje para moderar el consumo.

El estado presente de las tecnología RAM.

Como todos sabemos, en el segmento de GPUs la memoria estrella es la GDDR5 en frecuencias que rondan ya los 5 GHz en productos finales (ATI de la serie HD5000) y hasta 7 GHz en chips discretos que serán integrados en la siguiente generación (ATI Southern Islands, ATI HD6000).

Proyecciones para DDR4.

En 2015 llega DDR4 con frecuencias iniciales de 2.133 GHz y 1.20 V. Con posibilidad de llegar en futuro sobre los 4.266 GHz. En 2013 se estima estar sobre los 3.2 GHz. Más allá se abre el terreno a la especulación, pero estaremos ya en 2018…

Consumos estimados para cada generación de DRAM.

Como vemos, la disipación térmica obliga a ir reduciendo constantemente el voltaje de los chips y con ello su consumo pero con ello se incrementa la sensibilidad al ruido de los canales de transferencia de datos obligando a los diseñadores a agudizar el ingenio con soluciones innovadoras.

Se estima que la DDR3 irá reduciendo su voltaje hasta los 1.25 V en el final de su evolución y la DDR4 empezará en 1.20 V e irá paulatinamente reduciéndolo hasta los 1.05 V.

En las primeras versiones, DDR4 disipará más calor que la DDR3 de voltaje reducido, para, en sucesivas revisiones ir reduciendo su consumo.

Conforme avanzan los procesadores multicore aumenta la necesidad de mayor ancho de banda.

La preocupación principal de los expertos estriba en los voraces requerimientos de los procesadores multicore actuales y en su desmedido crecimiento año a año.

La industria de la memoria no es capaz de proporcionar incrementos prestacionales de tal calibre y aumenta cada vez más el vacío de velocidad y latencia entre los cores y la memoria principal.

Para paliar este fenómeno cada vez se integran cachés multinivel de estructura y gestión más compleja y mayores tamaños, así como se amplia en la medida de lo posible el acceso multicanal a los bancos de memoria RAM.

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Intel Sandy Bridge versus Westmere die. Actualizado – LowLevelHardware

2010-08-02T11:52:00.001+02:00

Las primeras imágenes del die del nuevo procesador de Intel que llegará al mercado a principios de 2011 revelan algunas peculiaridades interesantes.

Sandy Bridge quad core.

Será, según el fabricante, una microarquitectura que aportará algunos cambios fundamentales sobre la base de la exitosa generación Nehalem. En un artículo anterior de ProfessionalSAT describí algunos de sus detalles.

Diferencias evolutivas apreciables en el die respecto a Westmere:

Para fotografías de mayor calidad y resolución visita este artículo de ProfesionalSAT:

Micrografía detallada de Intel Sandy Bridge – ProfessionalSAT

Intel Sandy Bridge 32 nm die. Núcleo de ejecución.

El núcleo de ejecución de Intel Westmere 32 nm.

Observando el core (núcleo de ejecución) ya se ven algunas divergencias de diseño aparentes:

La caché L2 (esquina superior derecha) mantiene su tamaño de 256 KB pero su organización física adopta un esquema cuadrado, con menor distancia máxima y posiblemente un mejor tiempo de acceso. Se rumorean 9 ciclos.
La caché L1d (caché L1 de datos) (recuadro superior central) por contra mantiene un esquema muy similar.
No así la L1i (caché L1 de instrucciones) (en el recuadro inferior izquierdo) que aumenta considerablemente su superficie posiblemente para reducir su consumo o quizás para ampliar su asociatividad.
Notable es la presencia de una gran SRAM sobre ella (la L1i) de gran tamaño (comparable a la L1i) y pegada a su parte superior. Pudiese ser una reedición de la famosa Trace Cache ya conocida en la antigua microarquitectura Intel Netburst. Microarquitectura en imágenes (I).Trace cache.

Configuración de la caché L3 compartida:

La distribución y orientación de la caché L3 en Westmere (Nehalem 32 nm) y Sandy Bridge (32 nm) difiere notablemente.

El core de Sandy Bridge junto con su banco de 2 MB de L3.

Westmere con su banco de 2 MB de L3.

Los arrays de L3 en Bloomfield (Core i7 y Xeon de 45 nm) y Westmere (Gulftown 32 nm hexacore) son paralelos al core y la lógica de control y tags de L3 están a un lado de la SRAM, en cambio, en Sandy Bridge, la L3 tiene más bien un esquema de memoria “particionada”.

Me explico, en Sandy Bridge la apariencia de la L3 es de un banco discreto perteneciente a una organización superior, probablemente su organización sea en algunos aspectos similar a la de Nehalem EX de 45 nm (Xeon octal core).

Los L3 tags y buffers de escritura permanecen en el centro de dos arrays de L3 de 1 MB cada uno.

Todos estos cambios se deben a que ahora la L3 no solo debe de dar servicio a los cores sino también a la GPU integrada en el die de Sandy Bridge (tiene acceso directo a L3). Por ello necesita de mayor ancho de banda y una organización distinta: un ring bus de 256 bytes.

Lo que sí permanece invariado es el tamaño relativo en MB por core: 2 MB.

Los sockets de Sandy Bridge

Las versiones de sobremesa irán montadas sobre un LGA1155 incompatible con el actual LGA1156 de los actuales i3, i5 e i7 de dual DDR3 de 2 y cuatro cores.

Socket LGA1155.

En LGA1155 veremos versiones de 2 y 4 cores con GPU integrada.

Sistemas de Altas Prestaciones Sandy Bridge

Las versiones que a mí más me interesan, pues sustituirán al actual LGA 1366 de los Core i7 de triple channel DDR3, contarán con 1356 pines y se esperan octal core nativos con 16 threads (los sustitutos de los actuales Gulftown de 32 nm). Sin duda será una muy interesante actualización.

En el socket de gama alta LGA1356 vendrá el codiciado 8 cores.

Contará igualmente con 3 canales DDR3 hasta 1600 MHz para 38.4 GB/s de ancho de banda agregado de memoria. Será el sweet spot para estaciones de trabajo.

Los que me conocéis personalmente o por mis Blogs, sabéis que la mayoría de mis clientes necesitan el máximo absoluto en prestaciones por sus muy exigentes cargas de trabajo.

Realizan procesos de cálculo que duran semanas en sistemas Quad Core i7 a 3.8 – 4 GHz optimizados en todos sus parámetros al extremo con una total garantía de estabilidad. Es por ello que esperan ansiosamente cada iteración de nuevos procesadores y rápidamente, cuando esta llega al mercado, sustituyen sus antiguos sistemas (siempre menos de 2 años) por los nuevos procesadores.

Con Sandy Bridge y debido a su muy contenido TDP espero excelentes márgenes de aumento de frecuencia para mis Sistemas de Altas Prestaciones allá por el 2011 basados en esta nueva microarquitectura.

Muy probablemente será seguro superar con cierto margen los 4 GHz para cargas de trabajo 100% en todos los cores ininterrumpidas en el modelo octal core. Con los procesadores actuales me es difícil llegar a los 4 GHz con temperaturas satisfactorias en estos casos, incluso tras un arduo proceso de hand picking.

Para servidores de gama alta:

Para superar los 4 GHz con estabilidad absoluta hay que hacer diabluras.

Para sustituir a Nehalem EX 8 cores y Westmere EX 12 cores Intel nos presentará Sandy Bridge EX en socket LGA2011:

Hasta la próxima.

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Novedades y expectativas 2010. Actualizado – LowLevelHardware

2010-07-29T18:33:00.001+02:00

Estamos en una época de transición, tanto AMD como Intel presentan en breve novedades importantes que incluyen reformas microarquitecturales profundas.

El proceso de 32 nm va a traer muchas novedades al portafolio de CPUs de AMD.

Ya he escrito varios artículos sobre los nuevos Intel Sandy Bridge 32 nm:

y sobre los esperadísimos AMD Bulldozer de 32 nm:

Roadmap de AMD para 2011.Roadmap de AMD 2010. Ontario 32 nm.

Roadmap de AMD para 2011.

AMD tiene previsto para finales de este año (Q4 2010) su nuevo procesador Ontario. Un dual core con GPU DX11 integrada. Los cores de Ontario son los nuevos Bobcat de los que hablé en un pasado artículo.

Ontario formará parte de la plataforma Brazos.

Si el proceso de 32nm SOI de Global Foundries evoluciona según lo esperado será el primer procesador fabricado en este nuevo nodo por AMD.

AMD Bobcat core. En Ontario habrá dos de ellos además de una GPU DX11 integrada.

AMD posiciona a Bobcat como competidor de los anémicos cores de los procesadores Intel Atom. Según AMD sus prestaciones serán netamente superiores.

Contará con dos pipelines de enteros y una unidad FPU simplificada con dos pipelines. Su TDP por core irá desde algo menos de 1 W hasta los 10 W en función de las frecuencias y voltajes aplicados.

AMD Fusion, su primer representante de 32 nm será Ontario.

En mi opinión serán cores capaces de mover Windows 7 con cierta alegría y gracias a la presencia de la GPU integrada DX11 (basada en la arquitectura ATI Radeon HD 5000) espero prestaciones decorosas en video HD y juegos. Todo ello con un consumo que permitirá su integración en netbooks de gama alta.

Llano 32 nm, retrasado a principios de 2011.

El segundo procesador de AMD para 2010 y fabricado igualmente en 32 nm por GloFo iba a ser Llano según los roadmaps de AMD. Desafortunadamente y debido a retrasos en su diseño ha sido pospuesto a principios de 2011. Será la CPU destinada a sustituir los Phenom II X2 y X4 de 45 nm.

La plataforma Lynx contará con procesadores Llano.

Será un procesador con GPU integrada (también DX11) más potente que la de Bobcat (se rumorean 400 – 480 SPs) y dos o cuatro cores derivados de los que encontramos actualmente en los Phenom II.

Die de uno de los cores de Llano 40 nm.

Cada core contará con 1 MB de L2 privada, no habrá caché L3 compartida y las controladoras de memoria (2 canales de DDR3) darán servicio a los 4 cores y a la GPU.

Otra vista de uno de los cores de Ontario.

Los cores presentan numerosas mejoras respecto a los conocidos K10.5 de Phenom II, en el análisis del die ya se aprecian bastantes reformas destinadas a mejorar el rendimiento en enteros y en FPU.

Mejoras en los cores de Llano.

La ventana de instrucciones ha aumentado de 72 a 84 entradas (desde los K10.5).Es utilizada por el hardware OOO (Out of Order Execution) para extraer paralelismo y ejecutar en el orden óptimo el stream de instrucciones con la máxima ocupación de las unidades de proceso.
Se ha dotado a la unidad de enteros de hardware para la división.
Se ha reducido la latencia de las instrucciones de coma flotante FPU.
Se ha mejorado el prefetch de datos para aumentar las tasas de aciertos de las cachés L1 y L2.
Se ha reducido las latencias de transición entre los estados de caché y ha aumentado la velocidad escritura en memoria.
Como en todo procesador actual se ha trabajado duramente en reducir su consumo, ampliando el clock gating y dotándolo de core gating.

Fotografía parcial del die de AMD Ontario 32 nm.

Se observan los cuatro cores cada uno con 1 MB de L2 y abajo la GPU integrada, la fotografía está cortada por su parte inferior.

AMD Llano 32 nm.

Aunque a mi modo de ver, si AMD diseña Llano con un número de SPs elevado (más de 320) estará claramente limitado por su ancho de banda de memoria (2 canales DDR3 1333 para gráficos es poca cosa…)

Veremos cono se plasma todo en los diseños definitivos, a mediados de Agosto AMD desvela la microarquitectura detrás de Bulldozer, os mantendré informados.

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AMD Bulldozer. Prestaciones estimadas - LowLevelHardware

2010-02-25T19:29:00.001+01:00

En el tercero de esta serie de artículos dedicados a la próxima micro arquitectura de AMD voy a aventurar mis previsiones sobre su nivel prestacional. Además lo compararé con los diseños actuales y con su muy evolucionado y perfeccionado futuro competidor, Intel Sandy Bridge.

AMD Bulldozer, la próxima micro arquitectura.

Bulldozer module, el módulo Bulldozer:

AMD Bulldozer module.

AMD llama módulo al conjunto siguiente:

Las etapas de Fetching
La circuitería de Decodificación X64
Los tres Schedulers independientes
Las cachés L1i
Los 2 cores de enteros compuestos de 2 ALUs y 2 AGUs
Una doble FPU con capacidad FMAC de 128 bit
Las cachés L1d
La L2 compartida para todas las unidades funcionales dentro del módulo

Este concepto se contrapone a la actual acepción de core. En los actuales diseños entendemos como core al conjunto del procesador excluyendo las interfaces externas, el North Bridge y en todo caso la caché L3 compartida (de haberla).

AMD nos obliga a cambiar el concepto para subrayar que cada módulo contiene dos cores funcionales e independientes de proceso de enteros.

Prestaciones por ciclo esperadas

A estas alturas tengo absolutamente claro que el tamaño en mm2 de la parte lógica (excluyendo L2 e interfaces) de Bulldozer será notable, claramente superior a sus actuales cores K10.5.

AMD ha comunicado que su núcleo K10 fabricado en 32 nm SOI HKMG por GloFo ocupa solamente 9.69 mm2 para 35 M Transistores, 17.7 mm2 incluyendo 1 MB de L2 (110 MT).

AMD K10 32 nm core 1 MB L2.

Estimo que el área lógica (ALUs + FPU) de Bulldozer se irá a la zona de los 20 mm2 en 32 nm, el doble que K10 32 nm y más área de die que los actuales cores K10.5 de 45 nm de Phenom II (unos 17 mm2).

AMD K10.5 45 nm 1 MB de L2.

Prestaciones en coma flotante (FPU)

Donde habrá un gran incremento en número de transistores será en la gran FPU doble de 128 bit con capacidad FMAC.

La actual implementación en K10.5 de 45 nm (Phenom II) comprende 3 pipelines de coma flotante especializados de 128 bit:

FMUL
FADD
FMISC

Esta limitación reduce su capacidad de proceso FPU puesto que cada unidad procesa un tipo de instrucciones y cada tipo de instrucción debe ir a su unidad y no otra.

En Bulldozer ambos pipelines son generales (ejecutan cualquier instrucción FPU) y simétricos y por ello resulta una arquitectura mucho más potente en cálculo matemático.

En coma flotante espero un gran avance en prestaciones clock for clock respecto a los actuales diseños de AMD, cifrado en torno a un 50% para 4 módulos Bulldozer con sus 4 FPUs dobles frente a las 6 FPUs con 3 pipelines de 128 bit cada una del hexacore Istambul.

AMD Istambul hexacore, Bulldozer lo superará en un 50% en potencia FPU.

Prestaciones en proceso de enteros

Los Int cores muy probablemente serán más cortos en transistores que los actuales cores de enteros de Phenom II. De hecho reducen su capacidad de 3 ALUs mas 3 AGUs a 2 mas 2 respectivamente. AMD claramente apuesta por un futuro multithread…

Las prestaciones por Int core en cambio serán muy probablemente inferiores a las actuales en Phenom II.

Según las propias estimaciones de AMD, un MCM Bulldozer con 16 Int cores será un 37% más rápido que el doble hexa core Magny Cours. Si calculamos, a igualdad de cores, llegamos a un empate técnico.

Es decir, las prestaciones multithreaded en proceso de enteros serán equivalentes. En cambio, en algoritmos single threaded parece que Bulldozer será inferior a los actuales cores de AMD. Me puedo equivocar pero a la luz de los datos conocidos…

Frecuencias estimadas

La frecuencia de trabajo de un microprocesador actual la determinan numerosos factores:

La capacidad de la lógica de procesamiento (ALUs, FPUs…) de funcionar con corrección y estabilidad a esa frecuencia con un voltaje razonable.
La capacidad de realizar las comunicaciones inter core en un tiempo suficientemente corto para finalizar la transferencia antes del siguiente tick de reloj.
Frecuencia máxima de las cachés a la latencia y voltaje estipulado.
Entrar dentro del TDP de diseño (Thermal envelope) a esa frecuencia y voltaje en carga máxima combinada.

Como vemos, por un lado la frecuencia viene determinada por las capacidades del chip, del “silicio”, y por otro lado de no excederse en disipación térmica.

La velocidad de propagación de las señales eléctricas es limitada (y muy, muy inferior a la de la luz contrariamente a lo que algunos piensan) y por ello transcurre un tiempo finito desde que una unidad envía un resultado hasta que otra unidad lo recibe y puede comenzar su procesamiento sobre él. Esto limita la frecuencia de los procesadores y motiva que su diseño sea extremadamente complejo pues hay que posicionar las unidades que necesitan comunicación mutua lo más cerca posible (no en distancia, sino en tiempo – latencia –).

La disipación térmica depende de la frecuencia linealmente y del voltaje. La dependencia del voltaje es con una potencia entre 2 y 3:

Doble frecuencia, doble disipación.
Doble voltaje, de 4 a 8 veces mayor disipación térmica.

Como todos sabéis, a mayor voltaje (dentro de las limitaciones del diseño y el proceso de fabricación) mayor fiabilidad y linealidad en el rendimiento de los transistores de los que está compuesto el chip.

Todos estos condicionantes dan un rango de voltaje utilizable en el procesador, cuanto más nos acercamos al máximo obtendremos una mayor frecuencia estable pero con un gran consumo y en cambio, en la parte baja del rango obtendremos una menor frecuencia pero un excelente performance per watt.

Estimo que las frecuencias de Bulldozer se moverán en el mismo rango que los actuales cores Shanghai y Interlagos, sus frecuencias máximas rondarán los 3+ GHz. No veo probable cruzar los 4 GHz con TDPs razonables (máximo de 140W).

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Microarquitectura AMD Bulldozer 2011. Actualizado - LowLevelHardware

2010-02-21T21:15:00.001+01:00

AMD ha diseñado y tiene ya finalizado el floorplan del nuevo procesador que en 2011 inaugurará una nueva microarquitectura. Un concepto revolucionario en muchos aspectos que no por ello deja de suscitarme algunas dudas acerca de su rendimiento single thread.

Será fabricado para AMD por Global Foundries en el proceso de 32 nm SOI high-k metal gate ya que AMD se deshizo de sus fábricas de semiconductores (wafers).

Los orígenes de Bulldozer

Captura de una presentación de AMD en 2005.

Ya en 2005 AMD compartió con la prensa especializada sus ideas de futuro acerca de las líneas de diseño que se irían imponiendo en sus futuros diseños. En aquella época AMD había cancelado el diseño K9, un procesador con paralelismos a la serie Netburst de Intel, largos pipelines y probablemente SMT al estilo HyperThreading. Se rumorea que constaba de 2 clusters de 4 pipelines de enteros y una trace cache L1 similar a la del Pentium 4…

Como todos sabemos AMD sabiamente escogió el camino dual core con los Athlon64 X2. El problema es que los equipos de diseño de AMD estuvieron ocupados en un procesador durante uno o dos años que fue tardíamente cancelado. Demasiado tiempo perdido…

El esquema general de AMD Bulldozer y algunas especulaciones de cosecha propia

La microarquitectura subyacente en Bulldozer ha sido someramente esbozada por AMD a finales de 2009.

AMD Financial Analyst Day 2009.

AMD plantea cada core de Bulldozer como un dual core de enteros con una sola FPU doble de 2 x 128 bits. Las cachés L1d están duplicadas, pues está pensado para proceso concurrente de dos threads, uno por int-core (core de enteros) ya que de no ser así habría polución de caché lo que no sería nada recomendable dado su pequeño tamaño.

Los schedulers de enteros también están duplicados por thread y por int-core. De este modo el critical loop de procesamiento (scheduler –> ejecución de enteros –> caché de datos) permanece aislado por thread, evitando así interferencias y manteniendo bajas latencias tanto de ejecución como de acceso a L1.

Cada módulo consta de los dos cores de enteros con sus L1 privadas y la gran FPU doble de 2 x 128 bit.

Especulación 1, Caché L1:

Veo razonable y lógico que el tamaño de las cachés L1d disminuya desde los 64 KB actuales a 32 KB o 16 KB por int-core y su asociatividad aumente de las 2 vías actuales a 4 o 8 vías (como en los diseños de Intel). Su latencia debería permanecer en los 3 ciclos o incluso reducirse a 2 ciclos aunque lo veo muy dificultoso.

La caché L1i tiene sentido que también sea duplicada reduciendo su tamaño a 32 o 16 KB, una L1i para cada Int-core ya que la FPU podría acceder directamente a la L2 compartida.

Otra opción consiste en mantener una L1i unificada de tamaño similar a la actual (64 KB) pero con una asociatividad aumentada a 4 u 8 vías para servir concurrentemente a los dos Int-cores y a la doble FPU, lo que implicaría hacerla triple o quad ported lo que incrementaría mucho su complejidad y su disipación térmica.

Especulación 2, caché L2:

Todo estas unidades funcionales comparten una L2 shared de un tamaño que estimo en 256 a 512 KB; espero una latencia más reducida respecto a los actuales 15 – 17 ciclos. Sería recomendable ir hacia los 10 ciclos.

La asociatividad seguramente y preferiblemente permanecerá invariada en 16 vías.

Si AMD ha diseñado una L2 de gran tamaño, de 1 o 2 MB, puede dilatar las latencias de acceso y creo que sería un error de diseño y un mal compromiso para los siempre sensibles a la latencia algoritmos de proceso de enteros.

En nuestros días, y contando con un tercer nivel de caché, la L2 debe ser de pequeño tamaño (256 KB bastan) pero con una latencia muy baja, similar a la de Nehalem con 10 ciclos. Es la mejor opción de diseño sin lugar a dudas.

Especulación 3, caché L3:

Será de considerable tamaño, probablemente 8 MB o quizás más para la versión de 4 módulos con 8 int cores. Si AMD hace un buen trabajo con las L2 y sitúa su latencia en un máximo de 12 ciclos (ciclos de core clock) puede aspirar a latencias L3 efectivas inferiores a los 40 ciclos (core clock).

Espero una asociatividad de 16 vías para 8 MB y 24 vías para un diseño de 12 MB para favorecer una baja latencia.

Si por consideraciones de diseño (poco tiempo o recursos) se deciden por 32 o más vías de asociatividad nos veremos de nuevos en los 40 y pico o 50 ciclos de latencia load-to-use en L3 lo que sería una mala noticia.

Especulación 4, Pipelines de enteros:

No se sabe a ciencia cierta si los citados 4 pipelines de enteros por Int-core se equiparan a los 3 pipelines de proceso de enteros de los Athlon/Athlon XP/Athlon 64/Phenom/Phenom II/Athlon II, es decir excluyen los tres pipelines dedicados AGU (load-store) o contrariamente los incluyen.

3 schedulers independientes en Bulldozer.

En el primer caso y a igualdad de implementación, la potencia de proceso sería un 33% superior por Int-core, lo que ciertamente a AMD le resolvería su problema prestacional principal respecto a Intel, su clara inferioridad en cálculo de enteros por ciclo y core (sobre un 30 – 40 % en Phenom II respecto a core i7 clock-for-clock).

Es difícil saberlo a día de hoy, pero ciertamente espero que sea de este modo y no al contrario, como detallo a continuación:

Hipótesis 1: Si AMD utiliza 4 pipelines para cálculo entero y simultáneamente como AGUs (Address Generation Units) o 2 pipelines de enteros y dos AGUs, la potencia de proceso descendería drásticamente en algunos algoritmos… incluso respecto al actual Shanghai 45 nm (Phenom II) core for core y clock for clock.

He leído a algunos ingenieros de AMD e incluso a alguien de su Staff directivo alabar las cualidades de proceso multi thread de Bulldozer y eludir comentarios sobre potencia de cálculo single thread. Sinceramente, espero haber entendido mal sus comentarios…

En este caso, a igualdad de reloj y en procesos single threaded sería más rápido un Phenom II actual que este hipotético Bulldozer aunque tuviese muchos más cores disponibles para ejecutar más threads.

Por supuesto, en este caso Intel no tendría competencia en software single threaded. Pensad que para entonces Intel comercializará Sandy Bridge, su próxima microarquitectura.

Prestaciones estimadas:

Prestaciones estimadas en Abril de 2009 por AMD para Interlagos.

Interlagos será un MCM de dos chips, un dual quad-module Bulldozer con 16 int-cores y 8 FPUs dobles de 128 bit destinado a servidores, sustituirá a los Magny-Cours 12 cores que ahora mismo AMD empieza a comercializar para socket G34. Se tratará de un MCM compuesto por dos dies de cuatro módulos Bulldozer y contará con cuatro canales DDR3 probablemente a 1600 MHz.

Ambos dies irán unidos por enlaces HT3.

Según las presentaciones de AMD, su velocidad relativa en enteros y FPU será la siguiente:

Un Opteron Istambul hexa core lo sitúan en 18 Int y 14 FP.
Para el MCM Magny-Cours 12 cores: 26 Int, 27 FP.
Para Interlagos 16 cores: 37 Int, 47 FP.

En una presentación posterior observamos:

Prestaciones estimadas en Noviembre de 2009 por AMD para Interlagos.

Según las nuevas presentaciones de AMD, su velocidad relativa en enteros y FPU sería la siguiente:

Un Opteron Istambul hexa core lo sitúan en 16 Int y 13 FP.
Para el MCM Magny-Cours 12 cores: 27 Int, 28 FP.
Para Interlagos 16 cores: 37 Int, 44 FP.

Con los últimos datos, basados en estimaciones de AMD a noviembre de 2009, Istambul será un 57% superior en coma flotante FP y un 37% en enteros al actual MCM Magny-Cours de 12 cores.

Teniendo en cuenta que Interlagos cuenta con 16 Int-cores y 8 FPUs dobles de 128 bit y Magny-Cours respectivamente 12 Int cores y 12 FPUs de 128 bit.

Para sobremesas domésticos AMD comercializará los Zambezi, unos procesadores octal Int-cores nativos con 4 FPUs dobles de 128 bit formados por 4 módulos y con soporte para DDR3 1866 dual channel.

Especulación 5, prestaciones en enteros de Bulldozer:

Estimo unas débiles prestaciones single threaded en enteros para Bulldozer respecto a Intel Sandy Bridge y también respecto a Westmere. Sin duda, en el terreno multi thread su potencia representará un gran avance para AMD en enteros y en cálculo matemático en coma flotante (FPU) y probablemente luchará en igualdad con Intel en FP y quizás en enteros.

Según los ingenieros de AMD (espero que sea así y no hable el departamento de marketing) se espera una mejora de un 80% en enteros gracias al segundo core integrado. Como vemos subrayan el aspecto multi thread pero nadie habla sobre su velocidad en cálculo con un solo hilo de ejecución.

Como podéis inferir, me inclino por la segunda opción en la anterior Hipótesis 1.

Especulación 6, la FPU de Bulldozer:

AMD ha echado el resto con la gigantesca FPU (ocupará una gran superficie del die) de Bulldozer, hablando en porcentaje del área lógica (excluyendo caches) estimo que será similar a la suma de los dos int-cores con sus L1i y L1d (!!).

Se trata de una FPU doble de 128 bit con capacidad FMAC (Fused Multiply Accumulate) y AVX de 128 y 256 bit. De echo será capaz de trabajar simultáneamente en dos threads simultáneos con 128 bit de precisión o dedicarse totalmente a un solo thread con todos sus recursos.

Especulación 7, AMD necesita urgentemente “Turbo Boost”:

Una característica diferenciadora de los actuales procesadores Intel es su capacidad para aumentar la frecuencia de los cores activos siempre que haya margen hasta el TDP (Thermal Design Power).

La Ley de Amdahl estipula que la aceleración obtenida por un sistema multiprocesador siempre estará limitada por los fragmentos de código secuencial o no paralelizable (single-threaded).

Aumento de velocidad con el número de cores y según el porcentaje de código paralelizable.

AMD planea integrar algo similar en todos sus futuros procesadores, pues aunque resulte incómodo reconocerlo, el proceso single-thread domina la velocidad y responsividad de una máquina en los sistemas operativos actuales.

Turbo Boost en Core i7 serie 800 Lynnfield quad core.

Por ejemplo, un Core i7 870 de 3.06 GHz nominales puede, mientras mantiene 3 cores a 1.2 GHz y un voltaje inferior a 1V (sobre 0.80 V) y en estado power-gated (con un consumo virtualmente cero), tener uno de sus núcleos procesando al 100% de carga a 3.6 GHz efectivos. E incluso, con dos núcleos activos en cálculo al 100% de carga, mantiene en ellos frecuencias de proceso de 3.46 GHz.

AMD necesita urgentemente algo similar y parece ser que así será. En próximos procesadores integrará capacidades de power gating por core para deshabilitar y cerrar el suministro de corriente a los cores inactivos reservando TDP.

Este margen se utilizará para el proceso de los núcleos que lo demanden por su carga de trabajo. De este modo podrá así aumentar su frecuencia y su voltaje sin superar el TDP estipulado por el diseño.

Conclusiones

Espero, por el bien de la sana competencia, que AMD sea capaz de llevar al mercado en 2011 esta nueva arquitectura. El proceso de 32 nm SOI high-k metal gate de Global Foundries parece bien planteado sobre el papel y ya hay algunas muestras funcionales que incitan al optimismo.

El único pero que yo veo al diseño es en algoritmos single thread que todavía (y por bastantes años) pueblan el ecosistema software de nuestros días. La mera instalación de un programa o una suite de ofimática, la navegación por internet y numerosas tareas del sistema operativo son todavía single threaded y así persistirán por largo tiempo dadas las grandes dificultades para su paralelización.

Sencillamente hay ciertos procesos que no son paralelizables y para ellos necesitamos anchos procesadores con múltiples y cortos pipelines y grandes motores de ejecución fuera de orden (OOO Execution, Out Of Order Execution) funcionando a altas frecuencias.

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Los nuevos Intel dual core: Core i5 y Core i3. Actualizado - LowLevelHardware

2010-01-15T20:03:00.001+01:00

Intel va a empezar en breve a desplazar (inicialmente por la gama más alta) a sus excelentes procesadores Core2Duo de 45 nm con las nuevas gamas de 32 nm basadas en núcleos de microarquitectura Westmere (descendiente de Nehalem) en configuración dual core y asociados a GPUs, por primera vez integradas en el mismo chip.

Intel Core i5 y Core i3, el nuevo procesador compuestos de dos dies.

Se trata de procesadores con dos dies en un mismo encapsulado, un MCM (multi chip module):

Un die (fabricado en el nuevo proceso de 32 nm con una superficie de unos 74 - 78 mm2) consta de los dos núcleos del procesador dual core junto con la caché L3 compartida de 4 MB, los write buffers de la L3, la circuitería del bus QPI para conexión con el segundo die y otras I/O.

Westmere dual core: un die de 32 nm incluyendo los núcleos, el QPI y la L3 de 4 MB con los write buffers.

El segundo (fabricado en 45 nm con una superficie de 111 - 116 mm2) incluye la GPU integrada con 12 clusters de procesadores gráficos DX10, las controladoras de memoria dual channel DDR3, la circuitería QPI para enlazar con la CPU (el primer die), el bus PCIe y el bus DMI para conectividad con el South Bridge.

La GPU es un descendiente directo de la empleada en al chipset de las series G45 para Core 2 Duo, en este caso ve aumentada su capacidad de 10 a 12 procesadores y cuenta con numerosas mejoras que elevan su rendimiento al doble, permitiéndole competir con los chipsets integrados de AMD y nVidia.

Las controladoras de memoria, desafortunadamente, tienen más que ver con las dual DDR3 de chipset P45 y X48 que con las soberbias integradas en Lynnfield o Nehalem.

De echo las latencias de acceso a RAM en estas nuevas CPUs son muy superiores a las de Nehalem1366 o a Lynnfield1156 e incluso son superiores a un simple Core”Duo en una buena placa base P45 con DDR3 1333 y timings 7-7-7-21 2T.

El nuevo multi chip de Intel al descubierto.

Al contar con dos dies en un mismo chip, la superficie total es bastante elevada (sobre los 190 mm2) lo que resulta en unos costes de fabricación correspondientemente altos. Por ello, Intel posiciona estos procesadores en unos precios desde los 113$ (excluyendo al muy “capado” Pentium G9650).

De este modo no espero una rápida transición desde los actuales Core2Duo de 45 nm a estos nuevos chips, será una transición más bien suave…

Clarkdale: los integrantes de las versiones dual core de la gama Core i5 y Core i3.

Los Core i5 de la serie 600 contarán con turbo Mode e HyperThreading (SMT) para un total de cuatro threads. Recordemos que por encima se sitúan los Core i5 de la serie 700, siendo éstos quad core nativos con Turbo Mode pero sin SMT basados en dies Lynnfield.

En cambio los Core i3 de la serie 500 prescinden del turbo Mode aunque mantienen el HyperThreading. En cambio el modelo Pentium G6950 se queda con 3 MB de L3 y sin SMT además de bajar el reloj de la GPU a 533 MHz.

Habrán dos versiones, que realmente serán el mismo chip, aunque con distintas funcionalidades activadas. Una de ellas será la versión de sobremesa, Clarkdale y la segunda la destinada a portátiles o Arrandale.

La nueva arquitectura, simplifica el esquema de los Core2Duo a los que sustituye. Pasamos de tres chips a solamente dos: Procesador (MCM de dos dies) y South Bridge (en placa base).

Reducción de complejidad de la plataforma a dos chips.

De todos modos, esto no se ha hecho del modo más elegante y sobretodo no del más eficiente prestacionalmente hablando, me explico:

Al ser un MCM, Clarkdale pierde la excelente arquitectura de alta integración vista en Nehalem (core i7 serie 900) y Lynnfield (Core i7 serie 800 e i5 serie 700). En un solo die se integraban desde los núcleos pasando por las controladoras de memoria y la L3 hasta los QPI e incluso en el caso de Lynnfield el bus DMI (para comunicar con el chipset P55) y el PCIe 16X (para la GPU).

Wafer de dies de 32 nm.

Los tamaños relativos de ambos dies se observan a continuación:

Intel Clarkdale dual core, un MCM compuesto de dos dies.

Intel ha tomado “el camino de en medio” y ha diseñado Clarkdale como un MCM con dos dies con distintas funcionalidades en cada una, de hecho el segundo die integra la GPU, el engine de descompresión de video, el bus DMI y las dos controladoras DDR3, y aquí reside el problema:

Al necesitar los cores utilizar el bus QPI para comunicar con el segundo die para realizar escrituras o lecturas a RAM hemos vuelto a una arquitectura “semi-FSB”, siendo este sustituido por un mas eficiente bus QPI a una velocidad reducida (en la fotografía superior marcado en ambos dies como “MCP Interface”).

Detalle del die de Clarkdale.

Por otro lado las frecuencias del Uncore en Clarkdale son de 2.13 GHz y 2.4 GHz, frente a los 2.13GHz del i7 920, 940, 950, 960 y los 2.66 GHz del i7 965X y 975X o los 2.4 GHz de Lynnfield. Esto afecta a la latencia y transferencia de la caché L3 que se mantienen en valores similares a Nehalem o Lynnfield.

En cambio, y debido al encontrarse en dies separadas, la latencia de acceso a RAM empeora ostensiblemente, ya que ahora se encuentra a mayor distancia temporal (en ns) y a través de un bus QPI.

Para estos procesadores Intel ha desarrollado varios nuevos chipsets:

Oferta de chipsets compatible con Clarkdale.

Entre ellos se encuentra el conocido P55 conocido en las placas LGA 1156. Con este chipset se podrán montar estas CPUs pero perdiendo su funcionalidad gráfica integrada ya que no integra el bus IFDI (Intel Flexible Display Interface).

Igualmente los procesadores basados en núcleos Lynnfield (Core i7 serie 800 y Core i5 serie 700) se podrán montar con estos nuevos chipsets sin problemas.

En cuanto a los gráficos integrados Intel ahora los denomina HD Graphics “a secas”, es una evolución del integrado en el chipset P45 Express y sus frecuencias no serán las mismas en toda la gama:

Gama Core i5 e i3 junto al Pentium G6950.

Como vemos estas oscilaran de los 533 MHz del Pentium pasando por los 733 MHz de toda la gama excepto el modelo 661 con 900 MHz en su GPU (los modelos acabados en 1 contarán con esta característica). Secundariamente este hecho aumenta su TDP en 14W extra.

Los modelos Arrandale para portátiles contarán con Graphics Turbo Mode, es decir, frecuencias dinámicas en GPU para mantener un TDP global aceptable dentro de los límites del diseño y un consumo contenido para adaptarse a este mercado.

Documentos técnicos de los procesadores Core i7, Core i5 y Core i3.

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Previo AMD Bulldozer. Actualizado - LowLevelHardware

2009-12-06T10:38:00.001+01:00

La próxima generación del core de AMD está despertando una gran excitación entre los profesionales de la arquitectura de procesadores, e incluso entre los propios ingenieros en Intel. Tal como ahora la conocemos será un rotundo éxito si es llevada a buen puerto como apuntan los numerosos rumores y las escuetas informaciones del fabricante.

AMD Bulldozer Zambezi 8 cores: 4 módulos y 8 threads con 8 INT cores.

En un artículo anterior, de Enero de este año, hice una pequeña lista de peticiones (wish list) para la próxima generación de procesadores AMD. Todos sabemos que el diseño definitivo del procesador que sustituirá, ya fabricado en 32 nm, a los actuales Opteron y Phenom II basados en núcleos Shanghai es definitivo hace meses y con alta probabilidad están ya en los previos al tape-out del primer stepping bootable.

Un poco de historia: Intel y la era Netburst

Durante años, desde la aparición del flamante Athlon64 en 2003, AMD gozó de una etapa de clara supremacía de sus diseños en prestaciones, consumo y disipación térmica. Intel ya desde el año 2000 comercializó su línea Netburst, unas CPUs basadas en pipelines extraordinariamente largos con la excusa de altísimas frecuencias y con un desafortunado e intrusivo (aunque necesario) mecanismo de Replay de micro operaciones.

Fueron procesadores que más bien parecían diseñados por los equipos de márqueting que por los excelentes grupos de ingeniería en Intel…

Las primera iteración del procesador Pentium 4 (Willamette 180nm) salió a la venta en 2000 compitiendo con el excelente y equilibrado procesador AMD Athlon. Con un pipeline de enteros de 20 etapas (!!) después de los decoders y la trace caché.

Contaba con unos tamaños de caché claramente insuficientes: la ínfima caché L1 de 8 KB y la L2 de 256 KB. El tamaño de la L2 de 256 KB se rumorea que fue una víctima de las prisas de Intel por llevar al mercado el diseño en 180 nm. Sus frecuencias finales fueron de 1.3 a 2.0 GHz.

Intel Pentium 4 Willamette 180 nm 256 KB L2.

Era una CPU muy cara y difícil en fabricación dado su tamaño y complejidad, casi toda su superficie era lógica. Contaba con un FSB quad pumped (4 x 100 MHz) de 400 MTs para un dual channel RAMBUS a 800 MHz y 16 bit (en el año 2000 !!). En fín, una plataforma de un coste estratosférico para finalmente y en la práctica obtener rendimientos similares o inferiores a un AMD Athlon con simple memoria SDRAM.

A finales de 2001 llegó, en mi opinión, el mejor integrante de la saga: el procesador Northwood de 130 nm ya con 512 KB de L2 y posteriormente dotado con HyperThreading. Partió de los 2 GHz (FSB 400 MHz) para escalar rápidamente. En esta época ya competía con los Athlon XP de AMD de 180 nm.

Intel Pentium 4 Nothwood 130 nm 512 KB L2.

Cuando llegó a frecuencias desde los 2.8 GHz y con un FSB de 800 MHz empezó a ser el líder en prestaciones y los modelos 3.2 y 3.4 gozaron de gran fama y un excelente rendimiento.

En 2004 llegó Prescott en 90 nm (1 MB L2) con un pipeline absurdamente dilatado a más de 30 atapas (!!).

Fue un rediseño absoluto de Netburst, poco tenía que ver con Willamette o Northwood. Incluso se rumoreó el nombre de Pentium 5, posteriormente introdujo el proceso de 64 bit. Sus prestaciones finales fueron desalentadoras, de hecho era algo más lento clock for clock que Northwood… Además su disipación térmica ponía en aprietos al mejor sistema de refrigeración de la época.

Intel Pentium 4 Prescott 90 nm 1 MB L2.

Todavía recuerdo cuando probé los primeros engineering samples de Prescott a 2.8 GHz sustituyendo un excelente Nortwood HT a 3.2 GHz obteniendo 20ºC más de temperatura y un rendimiento muy inferior… La cuerpo del disipador daba miedo…

Prescott se diseño para frecuencias máximas sobre los 5 GHz, pero problemas de diseño (excesivo leakage del proceso de 90 nm en Prescott) y su incontenible consumo eléctrico y consiguiente disipación térmica lo hicieron inviable. Intel incluso tuvo en sus roadmap versiones a 4 y 4.2 GHz que más tarde canceló.

En 2005 Intel tenía previsto el lanzamiento de Tejas (con un pipeline previsto sobre 50!!!!!! etapas). Los primeros samples fueron una gran decepción, consumos excesivos rayando lo imposible en plataformas de consumo y un rendimiento decepcionante. Fue sabiamente cancelado.

En Intel se cortaron algunas cabezas en los staff directivos y se replanteó totalmente el diseño de sus futuros microprocesadores. El management dio paso al diseño del equipo en Haifa (Israel), los padres del excelentísimo procesador Pentium M Banias de 90 nm derivado del núcleo Pentium III.

El despertar de un gigante, Intel Conroe (Core 2 Duo / Quad) 65 nm

Tras todos estos hechos, AMD equivocadamente pensó o más bien confió en que Intel continuaría con la evolución de Netburst eternamente.

Se durmieron en los laureles del K8, dedicaron muchos recursos al proyecto K9, un procesador con un pipeline extra largo tipo Netburst y con SMT al estilo HyperThreading que fue tardíamente aunque acertadamente cancelado.

Intel Core 2 Duo Conroe 65 nm, dual core 4 MB L2.

Intel sacó al mercado en 2006 Conroe, el famoso Core 2, dando un vuelco radical mercado y consiguiendo un dominio absoluto en todos los segmentos desde portátiles a sobremesa de consumo y servidores dual core.

En el terreno multisocket AMD mantenía su liderato absoluto en 4 sockets gracias a su más avanzada arquitectura con enlaces HT (HyperTransport) frente al arcaico FSB de Intel. En los servidores de dos socket había una encarnizada pelea, Intel contaba con mejores núcleos de ejecución pero AMD ganaba en ancho de banda.

El éxito de Conroe reside en su poderoso núcleo de ejecución de enteros de cuatro pipelines y sus bien dimensionadas FPU de 128 bit, además de su excelente arquitectura de cachés inclusivas y de gran tamaño (2 MB de L2 por core en 65 nm y 3 MB de L2 por core en 45 nm).

La decepción del AMD Barcelona 65 nm

AMD llegó tarde al mercado con los procesadores Opteron quad core y Phenom basados en cores Barcelona de 65 nm.

Con una exigua caché L3 compartida de solo 2 MB para cuatro núcleos (512 KB por core). Una caché L3 de diseño totalmente asíncrono con los núcleos que imponía altas latencias de acceso cifradas en unos 48 ciclos a frecuencias nominales. Además y debido a su pequeño tamaño, unas bajas tasas de aciertos L3 (cache hits) y grandes cargas en el dual channel DDR2 lo que causaba contención en acceso.

AMD Barcelona 65 nm, quad core nativo con 2 MB de L3 compartida.

Intel hacía meses que disponía del doble dual core Clovertown de 65 nm con dos L2 de 4 MB que aumentó más si cabe el diferencial de prestaciones con AMD, además de ser más barato de fabricar dada su poca superficie y avanzada tecnología de fabricación.

Estaba formado por dos dies Core 2 Duo en un chip:

El Intel Core 2 Quad, un MCM de dos Core 2 Duo. 4 + 4 MB de L2 en 65 nm.

Rápidamente Intel sacó al mercado la evolución de 45 nm de Core 2, los núcleos Penryn con 6 MB de L2 compartida. Contaban con numerosas mejoras que lo hacían sobre un 16% más rápido que su antecesor de 65 nm y recuerdo como todos mis mejores clientes sustituyeron sus CPUs Conroe por Penryn en pocos meses debido a su gran mejora en algoritmos conteniendo divisiones.

Intel Core 2 Duo Penryn 45 nm, dual core con 6 MB L2 compartida.

Barcelona fue un débil rival para tales procesadores y esto se agravó cuando Intel presento el sustituto de Yorkfield, Harpertown, dotado de cuatro núcleos Penryn y 2 L2 de 6MB y proceso de 45 nm.

Los Core 2 quad de la serie 9000, fabricados en 45 nm.

Nivelando el terreno, AMD Shanghai

Por fin AMD introdujo en el mercado, esta vez sí, un procesador competente con la oferta de su rival Intel: el core Shanghai de 45 nm. Lo he analizado en multitud de artículos y desde todos los ángulos en LowLevelHardware (ordenados por fecha):

Y en ProfessionalSAT:

Ha poblado las series Opteron y Phenom II dotado de una L3 de 6 MB y 48 vías desplazando al mediocre chip Barcelona. Con esta evolución logró al fin doblegar a los invencibles hasta el momento Core 2 Quad Penryn. Actualmente se comercializa en versiones hasta los 3.4 GHz (Phenom II X4 965 BE) y este modelo en particular supera a cualquier Core 2 Quad en la media de benchmarks.

AMD Shanghai 45 nm, quad core nativo con 6 MB de L3 compartida.

Intel Tick–Tock. Microarquitectura Nehalem con SMT

El pasado año 2008 (en Q4) Intel dio a luz a su última microarquitectura de altas prestaciones: Nehalem. Salió a la venta con el nombre comercial de Core i7.

Este procesador lo he tratado extensamente (quizás me quedo corto…) en varios de mis blogs:

En LowLevelHardware he detallado su microarquitectura:

Nehalem. Intel despliega su poder. 18 de Marzo 2008
Sobre la cache de Nehalem. 23 de Mayo 2008
Datos finales sobre Intel Nehalem. 08 de Junio 2008
Los tres canales de Nehalem. 18 de junio 2008
Análisis del die de Intel Core i7 / Nehalem. 06 de septiembre 2008
Core i7: Preliminares Intel Nehalem – LowLevelHardware. 18 de Octubre 2008
Imágenes alta calidad Intel Core i7 – LowLevelHardware. 04 Noviembre 2008
La caché L3 de Core i7 Nehalem. Actualizado - LowlevelHardware. 05 Noviembre 2008
Core i7 vs Phenom en dual channel. Ancho de banda de cachés y memoria. Actualizado – LowLevelHardware. 19 de Noviembre 2008
La verdadera latencia L3 de Core i7. Actualizado – LowLevelHardware. 24 de Noviembre 2008
Hyperthreading en Core i7. Análisis – LowLevelHardware. 05 de Diciembre 2008
Core i7 stepping D0 – LowLevelHardware. 29 de Abril 2009
Uncore clock en Core i7 920 stepping D0. Actualizado – LowLevelHardware. 20 de Mayo 2009

Intel Nehalem 45 nm, quad core con SMT (8 threads) y 8 MB L3 compartida.

Su gran baza es reside en el SMT, el Turbo Mode y un brutal y desorbitado ancho de banda dado por el triple channel DDR3 además de su excelente arquitectura de caché de tres niveles con unos 38 ciclos de latencia L3 y unas ultrarrápidas L2 de 10 ciclos y 256 KB.

Con Nehalem, Intel ha logrado el liderato destacado en prestaciones en todos los terrenos: enteros, coma flotante, single thread, multithreading, ancho de banda, latencia… y AMD está pasando tiempos difíciles compitiendo con su única arma, el precio… y la inteligencia de su líder.

Un Phenom II X4 965 BE (el tope de gama) compite actualmente con el procesador benjamín de la gama Nehalem el Lynnfield Core i5 750 sin SMT (HyperThreading) y con dual channel DDR3 en prestaciones y precio.

Intel Lynnfield 45 nm. Integra el controlador PCIe 2.0 en el die (a la izquierda).

Por encima de ellos se sitúan los Core i7 Lynnfield de socket LGA1156 con SMT, Turbo Mode agresivo y dual DDR3 Core i7 860 y 870. Este procesador, al integrar el bus PCIe en el die prescinde de los enlaces QPI y del chipset X58.

Intel Lynnfield. 45 nm, 8 MB L3, SMT y PCIe integrado.

La superior gama i7 LGA1366 con SMT y triple DDR3 (asociado por un QPI de 4.8 a 6.4 GT/s con el chipset X58) no cuenta a día de hoy con un procesador equivalente en velocidad en AMD aunque tampoco en precio.

Servidores AMD e Intel en 2009

El año 2009 ha sido excelente para Intel, ha podido desplegar su arquitectura Nehalem hasta los dos sockets. En este terreno AMD no tiene una alternativa en paridad aunque se acerca bastante con su diseño Istambul, un hexa core nativo con 6 MB de L3 y fabricado en 45 nm:

AMD Istambul. 6 núcleos y 6 MB L3 en 45 nm.

En el espacio 4 socket AMD es imbatible ya que Intel mantiene sus mastodónticos e ineficientes chips Dunnington hexa core basado en núcleos tres Penryn dual core con 3 MB de L2 shared por pareja y 6 MB de L3 compartida con una latencia superior a los 100 ciclos!!!

Intel Xeon Dunnington. 6 cores 3 L2 de 3 MB y 16 MB de L3 shared en 45 nm.

AMD e Intel en 2010

En 2010 AMD seguirá refinando el diseño de Shanghai. Hace un mes aproximadamente lanzó el nuevo stepping C3 que reduce el consumo y disipación térmica así como permite mayores overclocks en cores y uncore (caché L3, North Bridge y controladoras de memoria).

Introducirá un verdadero estado C1E lo que reducirá el consumo. Probablemente veremos versiones a 3.6 GHz del Phenom II X4 BE y como novedad la introducción del hexa core Istambul de 45 nm y 6 MB de L3 procedente de las actuales gamas de servidores Opteron de la serie (quizás Phenom II X6??) en el mercado de sobremesa llamado Thuban.

Wafer de procesadores Intel Westmere de 32 nm.

Intel tiene previsto la migración a 32 nm con los núcleos Westmere, la evolución de Nehalem. En el terreno más prestacional veremos los Westmere de 6 cores con SMT que elevará a 12 el número de threads por procesador. Contarán con 12 MB de L3 y varias mejoras micro arquitecturales.

El futuro Westmere dual core 32nm, 4 MB de L3 compartida y 256 KB L2 por core.

En principio Intel no tiene planes de un quad core de 32 nm basado en núcleos Westmere, para ello habrá que esperar a Sandy Bridge en 2011. Lo que sí habrá es un hexacore nativo llamado Gulftown:

Gulftown 6 cores, 12 MB L3 y 12 threads en 32 nm.

La buena noticia para algunos de mis clientes es que será compatible con la mayoría de actuales placas base con chipset X58 y socket LGA 1366.

AMD e Intel en 2011

Intel introducirá Sandy Bridge, su nueva microarquitectura tras Nehalem. Incluirá también SMT y la interconexión del procesador con el Uncore y los buses y cachés L3 compartidas será a través de un anchísimo ring bus que proporcionará latencias menores que en los actuales diseños.

Sandy Bridge 32 nm, la próxima evolución microarquitectural de Intel.

En el siguiente artículo haré una educada estimación de la siguiente microarquitectura de AMD, el revolucionario core Bulldozer de 32 nm que verá la luz en 2011.

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Análisis de algoritmos de inteligencia artificial mediante PerfMonitor – LowLevelHardware

2009-09-08T19:12:00.001+02:00

Este análisis lo he llevado a cabo en uno de mis sistemas Intel Core 2 Quad de la serie 9000 (stepping E0) con 12 MB (6 + 6) caché de L2 basado en núcleos Penryn de 45 nm a 3.4 GHz y con memoria de 4 GB a 1066 MHz, FSB1600 y Performance Level 5 para una excelente latencia de memoria de solamente 52 ns en Everest.

El software escogido es PerfMonitor, una aplicación freeware y portable que analicé someramente en un artículo anterior.

La carga de trabajo analizada son los algoritmos de cálculo utilizados en el sistema analizado en los siguientes artículos de ProfessionalSAT:

Core i7 @ 4.2 GHz. Algoritmos de inteligencia artificial. Parte III – ProfessionalSAT

Core i7 @ 4.2 GHz. Algoritmos de inteligencia artificial. Parte II – ProfessionalSAT

Sistemas de Altas Prestaciones, algoritmos de Inteligencia Artificial. Parte I – ProfessionalSAT

Todos los resultados son del Core 0 del procesador Core 2 Quad, aunque se pueden extrapolar a los demás pues son idénticos.

En primer lugar observamos cuatro lecturas:

Non Halted Clock Cicles: ciclos del procesador en actividad. Podemos ver que lo 3400 M de ciclos por segundo la CPU está ocupada. Uso de CPU: 100%.
Instructions Decoded: número total de instrucciones descodificadas por segundo. Vemos unos 4070M de instrucciones por segundo, más de una por ciclo (1.19 por ciclo).
Bus Clock Cicles: ciclos de uso del FSB. 100% de uso del FSB.
IPC: 0.9 instrucciones/ciclo ejecutadas.

En esta captura podemos ver:

Retired Mispredicted Branches: fallos de predicción del Branch prediction. 21.3 M por segundo.
Retired Branches: Branches (en millones) retiradas (procesadas) por segundo. 373 M Branch/s.
Retired Instructions: total de instrucciones procesadas y retiradas por segundo en millones. 2345 M instrucciones/s.
Branch Prediction Success Rate: tasa de acierto de los predictores de saltos del procesador Core i7 en este algoritmo: 94.3 %.

Aquí observamos:

Retired Instructions: total de instrucciones procesadas y retiradas por segundo en millones. 2345 M instrucciones/s.
LLC Request: peticiones del procesador al LLC (Last Level Caché), en este caso las L2 unificadas de 6 MB, en millones por segundo. 145.9 M/s. Esto indica una importante tasa de fallos de las pequeñas L1 de 32 KB como ya he comentado en otros artículos hablando de los procesadores Core2.
LLC Mises: fallos de la L2 de 6 MB. 1.9 M/s. En este caso el procesador hace una petición por el FSB al chipset para pedir un acceso a RAM.
LLC Success Rate: Tasa de aciertos de la L2. 98.7 %. Excelente tasa gracias al gran tamaño de 6 MB para cada dos núcleos.

En un sentido más práctico comentar que esta carga de trabajo contiene un mix de instrucciones de enteros y su velocidad de ejecución viene marcada por la altísima cantidad de branches en el código lo que hace inevitable un alto número absoluto de fallos de predicción que acarrean latencias de “recuperación” del fallo de predicción.

Para minimizar esta latencia es crítica una configuración extrema en la frecuencia del Uncore y en las latencias y anchos de banda de L3 y memoria y también del subsistema de disco.

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Athlon II X4, IBM Power 7 e Intel Nehalem EX – LowLevelHardware

2009-08-25T09:04:00.001+02:00

Desde hace ya unos años los fabricantes de semiconductores están dando un giro copernicano a su estrategia de prestaciones a toda costa a cambio de una moderación clara en la disipación térmica de sus diseños.

AMD Athlon X4

Ya en un artículo anterior de Junio 2009 hablé ligeramente sobre estos nuevos procesadores de AMD. Su comercialización está prevista para Septiembre.

AMD Athlon X4 de 45 nm. Cuatro núcleos con 512 KB de L2 cada uno.

AMD ha decidido reducir costes eliminando la caché L3 de 6 MB de los Phenom II X4 y prescinde además de tres de los enlaces HT (HyperTransport) quedando uno para comunicación con el chipset. La superficie estimada para este procesador ronda los 160 – 170 mm2 proporcionando una gran reducción de costes respecto a Phenom II.

Los precios serán muy reducidos y habrá variantes Triple core con uno de los procesadores desactivado:

Gama de procesadores Athlon II X2, X3 y X4.

Se rumorean precios inferiores en unos 25€ al quad más barato de Intel. inicialmente su frecuencia máxima será de 2.6 GHz, pero sin duda será sencillo dejarlos sobre los 3.8 GHz con un trivial overclock.

La era del performance per watt

Intel, con su “right hand turn”, acabó con su microarquitectura Netburst (la línea Pentium 4) cancelando el procesador Tejas de 90 – 65 nm (el cuarto integrante de la saga) y dando paso a la exitosa (y derivada de la anterior microarquitectura Pentium III) línea Core 2 Conroe 65 nm y Penryn 45 nm.

Ahora es IBM quien adopta esta línea de moderación en consumo huyendo de sus anteriores speed demons (IBM Power 6). Power 7 será un diseño mucho más equilibrado, con ocho cores en un die y con la novedad de utilizar eDRAM para el último nivel de caché (con el doble de densidad por mm2).

IBM Power6, un masivo dual core con un consumo eléctrico desmesurado y casi 5 GHz.

Probablemente contará con 24 MB de eDRAM para los ocho procesadores con SMT de dos o quizás cuatro vías (para un total de 16 o 32 threads por chip). El ancho de banda por socket excederá los 300 GB/s de Power6 (ya de por sí todo un record).

Personalmente espero un rendimiento sobresaliente para estos procesadores (no como en su día para el Power6, que no me gustó nada cuando en su día su microarquitectura fue hecha pública) que a mi juicio retoman una línea de trabajo más lógica para IBM, ya que el mundo x86 está presionando fuertemente.

Intel Nehalem EX

El rival del anteriormente mencionado IBM Power7 será un procesador de ocho cores con SMT de dos vías para 16 threads por chip. Contará con 24 MB de L3 compartida y cachés L2 de 256 KB para cada core.

Se alojará en el nuevo socket 1566 LGA. Ya hablé de este procesador en un artículo anterior.

Intel Nehalem EX.

Con 2.3 BT (2.300.000.000 transistores) fabricados en el nodo de 45 nm cuenta con ocho núcleos basados en la arquitectura Nehalem (similar a los Core i7 de sobremesa) y cuatro enlaces QPI para comunicación con otros tres sockets y el chipset.

Diagrama del die.

Los tamaños de caché. La L3 de 24 MB

Una cuestión interesante es la inclusión de una L3 de 24 MB con acceso compartido por ocho núcleos. Teniendo en cuenta que las L2 son de solo 256 KB sus tasas de acierto no serán espectaculares y esto nos lleva a pensar que la L3 tendrá mucho trabajo.

Hace unos meses haciendo profiling comparativo en máquinas Core 2 y Athlon64 comprobé que los Core 2 fuerzan mucho más (en el sentido de acceder muchas más veces) su L2 de 6 MB que los AMD Athlon64. Esto es debido a que los Athlon64 cuentan con una L1 de 64 KB que mitiga mucho (dada su mayor tasa de aciertos) los accesos a L2, en cambio, los Core 2 con su pequeña L1 de 32 KB hacen un uso intensivo de su excelente (rapidísima para su tamaño) y gigantesca L2 de 6 MB.

Sin duda, con Beckton (Nehalem EX) el extenso equipo de ingeniería de Intel ha hecho un excelente trabajo en la identificación de los más favorables tamaños relativos de sus cachés y han llegado al diseño final de 24 MB de L3 (LLC) para 8 cores con 16 threads.

Caché de cuarto nivel, L4

Lo que sí es cierto es que espero, en generaciones posteriores y ya con un número de núcleos mayor, la aparición de masivas cachés L4 compartidas (de tamaños sobre los 48 - 64 MB) probablemente con buses ring-bus.

Para mitigar los accesos hacia ellas habrá cachés L3 compartidas parciales (entre unos 4 – 8 núcleos por L3) de menor tamaño (sobre 4 – 8 MB) y mejor latencia que las actuales L3 de Beckton.

Por supuesto, todo esto nos espera en los 22nm y más allá …

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LGA 1156. Intel Core i3, Core i5 y Core i7 – LowLevelHardware

2009-06-18T20:17:00.001+02:00

Intel ha desvelado sus planes finales para los sustitutos de sus exitosas líneas Core 2 Duo y Quad, todos ellos serán procesadores de socket LGA 1156 con dos canales de memoria DDR3 y con conexión con el nuevo chipset Intel P55 mediante un simple enlace DMI de 2 – 4 GB/s.

LGA 1156, el nuevo socket mainstream de Intel.

Todos ellos estarán basados en la arquitectura Nehalem ya conocida en los actuales Core i7 LGA 1366. En cuanto a la caché L3, los quad core contarán con 8 MB de L3 y los dual core con la mitad, 4 MB.

Technology@Intel

Core i7 LGA 1366 serie 900

La actual serie 900 que todos conocemos con triple canal DDR3 y bus QPI para comunicación con el Intel X58. Seguirá manteniendo el liderato en prestaciones y el mayor precio.

Core i7 LGA 1156 serie 800

Los actuales procesadores Core i7 de socket LGA 1366 quedan como gama alta (serie 900) y se lanzarán varios modelos para placas de socket 1156 y chipset P55 (serie 800) con doble canal DDR3.

Contarán con cuatro núcleos con HyperThreading y Turbo Mode para un total de ocho threads como en la actual gama 900.

Core i5 LGA 1156 serie 600

Habrá modelos de dos y cuatro núcleos, los de dos núcleos contaran con HyperThreading (SMT) y en cambio los quad cores lo llevarán deshabilitado para diferenciarlos de los Core i7. Todos ellos contarán con Turbo Mode.

También como chipset con el Intel P55 mediante DMI.

Core i3 LGA 1156 serie 500

Serán idénticos a los i5 pero con Turbo Mode deshabilitado y seguramente frecuencias inferiores. Igualmente con el Intel P55.

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